的VHDL和Verilog代码组合？

[Guest]

嗨，

在系统设计，模块部分做的VHDL和Verilog的人。

我们得到的任何问题后
， 从所有的VHDL和Verilog模块的集成。

请提出怎样做。关心，
世界印度人

 

[Guest]

混合语言的设计是非常正常的
， 我的意见。您会注意到，该IP核的FPGA供应商和第三方提供的往往是从混合语言模块组装。在某些情况下，即使是HDL语言限制的理由使用另外一些设计部分。

作为一个特定的点，混合语言仿真可能需要额外的软件许可证，但通常用Verilog VHDL语言实例化模块supported.When，必须定义泛型通过旧式＃（）语法
， 而不是defparam，即由ModelSim的不支持混合语言。

 

[Guest]

[No message]

 

[Guest]

关于设计：您可以轻松地组合这些模块中的Verilog和VHDL设计一起使用编译器
， 如果它们是相互关联的...（1）
关于仿真：威盛康- MX可以支持混合HDL仿真...（2）。

 

[jonyRoyal]

它真正的亚... ...你将面临的问题取决于你打算什么模拟器使用

VHDL的需要秩序的文件列表
不必为了Verilog的文件列表

北卡罗来纳州的ModelSim，风险投资将它照顾生根粉