的VHDL和Verilog的

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什么是这2种语言的不同？
如果我想开始的语言，你认为这对我有好处。

 
选择其中之一仍是一样...ü正在做的数字系统设计...考虑到ñ提出谓两种语言写出来相同的硬件....

学习数字逻辑的基本/系统正常...女将甲肝没有概率上使用的语言...

我学的VHDL ...它是一流的
， 但其他说的Verilog ...ü见...hahhaha

比较/ 2偏好这是因为这里不允许有在这个问题上已经有太多的职位...有一个这样的语言比较CPLD的2 / FPGA的部分粘..

好运气...

我的问候，
藻

 
Verilog的是比较容易的VHDL程序
， 但我认为这是公认的好。也就是说
， 如果U做Verilog和VHDL编程的VHDL将受到赞赏的。

 
藻说什么是正确的。最主要的是设计。u能descrobe在Verilog或VHDL。

和所有的前端和后端工具的支援。

 
嗨，
Verilog的易于学习和代码的设计和但在一些关键的Verilog代码编写复杂的设计更难为VHDL的地方是一个有点艰难
， 但学习编码将在任何级别的容易。

附属的。

 
Hiiiiii，
不要混淆第一决定哪种语言ü想要做的乌拉圭回合工作。
但我认为是容易一点的VHDL比Verilog的做工作。
U能获得这么多的教程网。
U可以设计几乎所有的电路和VHDL的模拟。
但乌尔任何自己的利益。

局部放电

 
用VHDL模型可以准确的硬件问题，因为VHDL语言contructs有非常广泛的应用相比，Verilog的contructs。

 
Verilog和VHDL是两个最行业标准
， 目前使用的语言

无论是语言媒介有自己的长处和能力
首先Verilog的是好事
， 因为它是类似于C语言
如果你知道C语言
， 那么你会觉得很容易的Verilog。

VHDL语言有点困难
， 但有自己的优势

 
Verilog的是容易学习和使用在行业层面。

VHDL语言将系统地。与主要用于在reserch水平，因为它超过Verilog的结构。这样的硬件模式
， 将非常精确。而复杂的学习。

在产业界都50/50使用。

 
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