真正的双口RAM在赛灵思Spartan - 3 FPGA的

[mendozaulises]

大家好，
我想实现一个真正的双端口在斯巴达（2同时读取和写操作）的Block RAM - 3 FPGA的。据xapp463可以这样做。然而
， 我没有赛灵思内核生成器，只的ISE 6.1（项目导航）。当我尝试综合我的VHDL描述给我的下一个警告：

您可能试图描述的方式不符合块RAM和分布式RAM Xilinx器件上的资源，或与特定的模板
， 不支持使用一个RAM。请检查赛灵思资源文件和血栓通用户对编码指南手册。利用内存资源优势
， 会改善设备的使用时间和减少合成

当尝试一种不同的方法
， 我叫了警告
， 说我尝试实例化内存，我发现在项目模板导航，但是，我不能编译积极的资讯，高密度脂蛋白。

你们是否有任何这种类型的RAM（实例）的榜样
， 我怎么能合成吗？

由于提前，
乌利塞斯

 

[Guest]

[No message]

 

[it_boy]

如果你是双端口的实例由pronject航海家给块RAM，你需要编译为模拟赛灵思库。
你可以找到在libraty
对Verilog ...
$赛灵思\ Verilog的\钢骨混凝土\ unisims

为VHDL语言...
$赛灵思\ VHDL语言\钢骨混凝土\ unisims

 

[mendozaulises]

谢谢，我已经成功地配置双口RAM。

 

[hussain.elsaid]

你好，你能告诉我你怎么能管理的双口RAM，因为我得到了同样的警告作为第一个你拥有。

由于提前，
侯赛因