管行ADC的冗余位

N

neoflash

Guest
谁能帮助解释所有的管道冗余位ADC的好处？14分钟后添加：在阅读关于管道讲座线ADC的设计，它声称
， 桩冗余线ADC转换器将有助于减少因缺少代码问题的机会。

它说
， 我们可以忍受分ADC的错误
， 如果前阶段的残留低于“票房下一阶段的投入”不断。箱子被称为全面的ADC的电压。

你是否该同意吗？

 
在流水线级数冗余位用于纠错，这是一个后发展局的数字比特职位过程中使用的.....在数字域误差修正可有助于纠正错误（从而提高准确性）由未来模拟部件.....这直接抵消.....放宽比较帮助

详情U可以通过以下引用....

1。为提高数据转换器的高精度数字技术
取消古月球;特梅斯，气相色谱; Steensgaard，J.;
通讯杂志，电机及电子学工程师联合会
37卷，10期，1999年10月第（补）：136 - 143
数字对象标识符10.1109/35.795604

摘要：本文提供了为提高数据的准确性和转换器线性度（类比到一些以前开发的方法教程概述数字以及数字引入辅助数字电路的校正角至模拟）... 。

期刊|全文：PDF格式（692单位：kB）电机及电子学工程师联合会JNL-------------------------------------------------- -
如果u需要的文件...可以写信给我....

sankudey

 
谢谢。

请你把这里的文件？

此外，作者在这里把她的评论如下：
很抱歉，您还没有登录查看此附件

 
您好sankuday。
plz uplaod该文件..
这将是对我帮助富勒如果u可以plz发送
regrds
马尼什14分钟后添加：您好neoflash，
其实如果输入的全部是假设，造船厂至 造船厂，
然后回合残渣将介于-1/2verf到1 / 2verf
并有一个地区为-1 / 2和残留的VREF目前1 / 2vef。
意味着
， 如果有一个subadc偏移upto 1 / -1/2lsbṛ为2LSB（-1/4vrefṛ1 / 4vref）
乌拉圭回合后残留的转变和残留将继续，造船厂和下一阶段 的VREF。
因此
， 分ADC误差upto 1/2lsb（ 和-两个）是可以容忍的1.5位ADC。
如果在subadc此错误occours那么这将是采取数字误差校正ADC中个CKT照顾。
所以这是位美丽的1.5流水线ADC。
希望这种帮助。
regrds
马尼什

 
每舞台魔术1.5bit似乎facinate许多人。这是具有重要历史意义！今天基数或管道的设计主要集中在真正的工程，不是研究。实施尽量减少面积
， 并提供合理的生产产量电流。关键是要作出决定
， 表示没有错误更正，更正晶圆测试，上电时间修正或背景校正。并选择每个阶段的位数正确的号码。有一种规模贸易/每一个与位和目前的总的阶段。

1.5bit是在生产中不使用当前科技股之前
， 我的知识。

 
manissri说：您好neoflash，

其实如果输入的全部是假设，造船厂至 造船厂，

然后回合残渣将介于-1/2verf到1 / 2verf

并有一个地区为-1 / 2和残留的VREF目前1 / 2vef。

意味着，如果有一个subadc偏移upto 1 / -1/2lsbṛ为2LSB（-1/4vrefṛ1 / 4vref）

乌拉圭回合后残留的转变和残留将继续，造船厂和下一阶段 的VREF。

因此，分ADC误差upto 1/2lsb（ 和-两个）是可以容忍的1.5位ADC。

如果在subadc此错误occours那么这将是采取数字误差校正ADC中个CKT照顾。

所以这是位美丽的1.5流水线ADC。

希望这种帮助。

regrds

马尼什
 
您好neoflash，

让我详细地解释了“美丽的1.5bit管道”。

该1.5bit是来自基数的描述。在nonerror纠正管线式ADC在每个阶段substract /添加一个值，2 ^（-1）倍单面输入级或2 ^（-2）的双面投入规模。例如
， 如果输入是，参考电压的VREF ...，第一阶段的基数值是-的VREF * 2 ^（-1）或参考电压* 2 ^（-1）。如果在第二处理周期
， 增益为2，然后输入的规模
， 在所有阶段平等的。这种结构使用的是基数因素2。如果您使用的基数因素1.5，这并不意味着你1.5bit，基数值为-的VREF * 1.5 ^（-1）=-的VREF * 2 / 3或的VREF * 2 / 3。

如果第一阶段基数的价值有一个错误。例如一电子3。所以
， 真正的积极基数的VREF *（1 / 2 1电子3）。如果对ADC输入介于0和Vref *结束1e - 3则比较第一阶段是决定积极减去基数的价值。由此产生的差异大于的VREF * 1 / 2并获得对以后阶段的处理范围内。所以
， 错误的大小确定失踪金额代码或重叠。

如果基数ifactor小于2错配不会导致超过信号范围。Anaway一确切的数字表示的基数价值应该使用
， 因为管道ADC的数字输出是所有数字基数值的总和。在琐碎的情况而言
， 这2只权力。因此
， 每个阶段确定一个比较位。对于非因子2基数
， 例如你可以使用

-的VREF *（2 ^（-1） 2 ^（- k）段）或-的VREF *（2 ^（-1） 2 ^（- k）段）

与K低
， 足以涵盖tolerancies。

对于多位管道你有超过2基数值。随着数字校准你可以有每个阶段也溶变的不同基数值间距。

举例来说如果基数价值可能有5个不同的值每级多少有多少位是什么？

你看到，1.5神奇之美并不1.5bit但基数基数1.5！
硅是在满足物理数学
 
我收到一点点失去。我仍然想集中两个问题。第一问题可以表示为另一种形式：
1位重叠流水线ADC将用于attched图方法结合冗余位，如何1.5bit结合的一半位？顺便说一下，你说：

报价：

由此产生的差异大于的VREF * 1 / 2并获得对以后阶段的处理范围内。
所以，错误的大小确定失踪金额代码或重叠。
 
您好neoflash，Rfsystem
一些基础知识
， 我需要明确的太对流水线ADC。
希望u dont都将铭记。
其实在1.5位pipelind的ADC，通行证的残留下一个阶段从一个阶段。
然后我们的残留物是越来越小
， 在最后阶段
， 这是非常小的。
但在现阶段
， 我们给出了两个增益
， 使残留物将在全面投入。
但我的问题是
， 我们给每一个两阶段获得那么我们的残渣将乘以2，然后在有gettin小
， 当它传递smalller阶段阶段。
plz给乌拉圭回合的评论。
regrds
马尼什

 
manissri说：

您好neoflash，Rfsystem

一些基础知识，我需要明确的太对流水线ADC。

希望u dont都将铭记。

其实在1.5位pipelind的ADC，通行证的残留下一个阶段从一个阶段。

然后我们的残留物是越来越小，在最后阶段，这是非常小的。

但在现阶段，我们给出了两个增益，使残留物将在全面投入。

但我的问题是，我们给每一个两阶段获得那么我们的残渣将乘以2，然后在有gettin小，当它传递smalller阶段阶段。

plz给乌拉圭回合的评论。

regrds

马尼什
 
我检查了一些文件
， 发现一些1.5bit长期doubleuse。它是用来形容3首代码决定，第二个2级基数来形容
， 只有2的决策码1 2级基数。口语翻译第一次提到的1.5bit 3码，第二种解释是基数的基础。

1。1.5bit码版本
输入范围-1 ... 1，代码：

如果输入“- R的
代码= 1
ifelse输入“，研发投入”ṛ
= B的代码
其他的
代码= ç
末端

如果代码= 1
ý = 2 *（x R）的
elseif = B的代码
ý = 2 * ×
其他的
ý = 2 *（xr）
末端

r = 1的/ 3，因此基数之间的水平和范围边界间距2 / 3

2。基数基础版本1.5
输入范围-1 ... 1，代码：

如果输入“0
代码= 1
其他的
= B的代码
末端

如果代码= 1
ý = 2 *（x R）的
其他的
ý = 2 *（xr）
末端

在version1使用2个比较。该版本2只有1比较。

如果有一个缺少的代码
， 将影响周围-1输入范围/ 3或1 / 3的version1。该版本2将受到影响大约为零。如果不改正的都做了version1在低输入水平SNDR优势。这是因为最关键的收益或水平不匹配外边低电平信号输入范围是关键。

从两个版本的数字代码Independend必须组成由价值观的基数增加的数字表示顺序。

 
您好，我是新这里..

我做了一些工作
， 流水线ADC刚刚在整个1.5bit阶段来/数字误差校正舞台..老实说，我很困惑！读以上没有真正的帮助，对不起！

因此
， 有3档..- VR的对虚拟现实/ 4，，虚拟现实/ 4到村/ 4，和VR / 4到村。这对应于输入信号，或从前一阶段的残留物。不过
， 可以分配给这些都是00，01，10（或有10个是11？来自闪光输出将是一个温度计代码，因此也许更有意义11）代码。

现在..以第一部分（-自愿到村/ 4）..您的操作输入执行是2Vin 虚拟现实。中间部分：2Vin。顶部部分：2Vin -虚拟现实/ 4。

东西我很困惑关于三工：

如果虚拟现实= / - 0.5V的（所谓的全面= 1V的），然后为输入电压= - 0.5V时，残渣是[2 *（-0.5）] 0.5 = -0.5（或-虚拟=为2LSB，我相信）！但是，在大多数我见过的文件，只去残渣从-虚拟现实/ 2 虚拟现实/ 2！帮助？？

为什么我在村设置的水平/ 4？难道他们要？

这次调整电路是用来保持在下一阶段转换范围的残留物，而不是能够检测到一个不正确的输出偏移比较的？

如果有一个比较偏移量和残留的增加，下一阶段的投入仍将在 / - VR的，所以大家一定行？但是
， 这种残留wont继续升级
， 直到它超出了所有未来不同阶段的？

我实在不明白为何1.5bit/3-level，与0.5bit冗余数据实际上有助于我们..？？

地球是如何校正电路实际施工呢？我看到有些人使用加法器和一些位重叠，和一些使用其它技术..会不会很难提高水库阶段？我需要一些电路看

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="悲哀的" border="0" />人们似乎很少实际电路
， 并在此解释，我已经看到了它的论文很多，但没有任何实质性那里，即使是SHLewis文件证明是有限的帮助。

非常感谢为有这方面的帮助...我真的欣赏它！

 
我尽量来解释这个问题。
我给你一个例子。
如果一个10位流水线ADC的，没有数字误差校正，1bit/stage
在stage1和负责10次位
负责该阶段2的9次位
...很容易理解。
如果2bit/stage，没有数字输出重叠。
在stage1和负责10次和9次位
该阶段2负责的8次和7次位
...很容易理解了。
但是
， 这需要比较具有良好的精度。

如果有重叠的每一个阶段。它可以比较宽容的偏移，因为每一个阶段的重叠。例如：2b/stage但重叠
在stage1和负责10次和9次位
负责该阶段2的9次和8次位
......它必须是重叠的补充然后离开输出代码正确的号码。
增加的重叠比较可以容忍的偏移，但它也有助于抵消1当您使用（-1 / 2 1 / 2）的决定。为了消除重叠增加的偏移
， 我们可以改变决定
， 向（-1 / 4 1 / 4）。

这是不容易的解释这些问题。
我希望你能参考CMOS数据转换器的通信P235存放- 239。

 
非常有趣的讨论，以RFsystem感谢。

2.5位上的任何评论流水线ADC？

忍冬

 
是否使用管道ADC的资深大律师MDAC和一卡通甚至不需要采样保持在输入？

 
否，

大多数执行使用采样/保持和基数内的第一单级。没有使用的具体优势
， 接受这种手术的拖车单独阶段。这是因为由于噪声功率消耗是在第一阶段的最高水平。

 
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