管道与回路

[davyzhu]

喂，

我说
， 一个大的组合逻辑可以打破由D -法郎
， 以满足时序要求。我已经用它在本周用Verilog，您可能会看到下面的风格。

但是
， 模拟似乎都错了。我已检查所有的信号
， 发现有几个在我的电路循环
， 影响data_tmp了。
是否有任何关于如何与管道在Verilog或VHDL回路手动参考？谢谢。

----.....---( data_tmp )--->[Ḏ-法郎]--->(数据)----|
^--------------------循环------------------------ |//-----------------------------
/ /用Verilog管道
//-----------------------------
分配data_tmp =（大型组合逻辑）;

总是@（posedge时钟）/ /修改
如果（复位）
数据“= 0;
其他的
数据“= data_tmp;

//----------------------------
/ /结束
//----------------------------

注：对不起，我忘记了对这个职位的posedge。但我的源文件有posedge，结果是错误的。

关心，

戴维
最后由davyzhu编辑于2004年12月26号15时31分，编辑1次共

 

[Guest]

FF是敏感的电路。
添加在“时钟如下”“边缘”
总是@（posedge时钟）

 

[spauls]

你可以用任何posedge触发或时钟negedge您法郎

 

[Guest]

[No message]

 

[Guest]

因为你的编码风格是锁定基地的设计，
您可以更改

分配data_tmp =（大型组合逻辑）;

总是@（posedge时钟）
开始
如果（复位）
数据“= 0;
其他的
数据“= data_tmp;
末端