管道

[suhas_shiv]

大家好，

我的设计是OTA /运放论坛的8位管线式ADC（40MHz的采样）。什么是福（统一频率），我也要做到？什么结构通常是首选此应用程序？
谢谢。新增1小时后13分钟：忘了提及
， 此ADC将是一个视频应用。

 

[holddreams]

“的CMOS：混合信号电路设计”
方程：
（34.43）--------福≥0.22（n 1）的fclk

 

[wael_wael]

holddreams说：

“的CMOS：混合信号电路设计”

方程：

（34.43）--------福≥0.22（n 1）的fclk

 

[Guest]

[No message]

 

[sachinagg77]

单位增益频率为大田规格将取决于以下因素：

1。决议的要求
2。建立时间要求
3。反馈因子[本所使用的配置而定]

 

[holddreams]

贝克

报价=“wael_wael”]holddreams说：

“的CMOS：混合信号电路设计”

方程：

（34.43）--------福≥0.22（n 1）的fclk

 

[suhas_shiv]

我认为作者是贝克和博伊斯。18秒后增加：或只是贝克。

 

[analoger]

可以实现折叠共源共栅