系统的Verilog RTL的问题。

[vizpal]

嗨，我正在一个西沃特核查项目。我想在我访问一些内部的RTL测试平台的信号。这怎么办呢？？？

我碰到“$根”德国SV，但我不知道如何使用它！

有谁能够解释我怎么可以这样做...

如果可能的话举例...

在此先感谢！！

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="很高兴" border="0" />

 

[aji_vlsi]

就像普通的Verilog -使用abcd

Ajeetha，CVC的
www.noveldv.com

 

[veeramuthuece]

如果你想从内部访问的RTL testbencs一些变量。
你所要做的hireracial参考喜欢
tb.dut.internalblock.signal

 

[vizpal]

我们可以定义为接口文件的一部分呢？？？？

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="理念" border="0" />

 

[vpk]

mybe加入testpoints ...

 

[Guest]

[No message]

 

[shobhitk]

信号的使用hireracial名

Top_Level.mid_Level.lower_level.Signal_name

 

[Guest]

但这是一个很坏的模拟式的，因为如果设计已经合成，有些信号将消失，你必须修改您的测试平台。最好的办法是把你作为一个黑盒的设计，并插入一些属性和RTL代码中的断言
， 以帮助您调试