紧急！ [分频器]

[jianhuachews]

嗨任何人都可以提供50分频器使用触发器电路分我VHDL代码？由于在高级。

 

[sv1437]

你的代码谷歌？你可以找到适合分频器在线代码。

 

[vipinlal]

以下是代码：[URL = http://vhdlguru.blogspot.com/2011/03/clock-frequency-converter-in-vhdl.html] VHDL编码的技巧和窍门：时钟频率转换器的VHDL [/URL]

 

[jimmy_tag]

VHDL编码的技巧和窍门：时钟频率转换器在VHDL [/URL]

达先生WATS。骗子... ... @ jianhuachews：这里的代码（合成）：[URL = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html]关于VHDL代码，PCB设计和AVR全部：VHDL代码时钟分频器[/URL]

 

[permute]

@ jimmy_tag，我不知道你已经看到了两个链接网站。两者之间的代码是不同的。例如，尝试设置为2分频值的两个版本。他们不具有相同的行为，与您的版本输出110110110110，以及其他产生101010101010。您的版本可能推断出额外的逻辑，你使用小于比较，而不是比较=.两个版本中使用额外除了1位，与Vipin的可能推断在所有情况下32B除了。 [代码]如果（CNT = 1），然后CNT

 

[jianhuachews]

嘿家伙可谁能告诉我有什么用ieee.std_logic_arith.all之间的差异，以及使用ieee.numeric_std.all;？另外...是什么意思时，“如果（计数器<divide/2-1），那么”继续从代码..我不明白为什么我应该做的一个频率除以50分这..

如果（rising_edge（CLK）），那么如果（柜<divide/2-1），则计数器

 

[jianhuachews]

程序

库IEEE;使用IEEE.std_logic_1164.all;使用IEEE.numeric_std.all;实体lab3C是端口（CLK，n重设：在std_logic; output_clk：出std_logic; divide_value：在整数）;结束;架构lab3C行为是信号计数器，除法：整数：= 0;开始分化

 

[sanju_]

喜的区别使用ieee.std_logic_arith.all;和使用ieee.numeric_std.all;溶胶：我们从来不使用合成的组成部分“ieee.std_logic_arith.all”库。始终使用ieee.numeric_std.all。是什么意思时，“如果（计数器<divide/2-1），那么”继续从代码。解：当你想50分频电路您是从零计算所以0到24（（计数器<divide/2-1）==（计数器<（50 / 2）-1）==（柜<24））改变CLK负转正，反之亦然半周期余下另一半周期..

 

[jianhuachews]

哦..我最初以为“50分频鸿沟”THT一种手段，有50 in_clk波形产生1 out_clk波形。我完全不知道我在做什么.. WHT非常感谢反正

 

[sanju_]

喜“我最初以为谓的”50分频分“是指有50 in_clk波形产生1 out_clk波形” - >是正确的，但在这25周期或波形采取积极水平和其余25负的水平，将在该代码中的行的计数开始这样结束24（计数器<divide/2-1）认为这是积极的水平和其他条件（计数器<分1）49（25至49另外25个周期）认为从零它是消极的水平.....所以其数量0至49 == 50 ...这仅仅是分频器不是代码交代你上面提到的...