紧急（赛灵思错误映射的合成durimg阶段）

[harsh_electro]

喜友，

我一直在努力实现全面时机RC5的密钥生成模拟。

我有一个128位长的用户密钥进行加密的RAM的数据
， 是26的位置
， 每个位置32位宽。

我有2 regeisters a_reg和b_reg并且有78个
， 此轮扩张的关键。

算法是这样的

如果CLR的= 0
负载预定的十六进制数字的RAM称为脉宽和Qw
当关键= 1负荷用户密钥（128位4寄存器（L_arry））

这是关键的国家。
从重点国有控制器移动到关键的扩展状态nextcycle。

这里的关键是generaed后，26 * 3轮轮的加密。
在key_expansion一轮dat是在ROM加载器和控制器
， 在去年底的关键_Rdy州
， 从那里去到空闲状态。

我已完成的功能仿真
， 但在时序仿真的路线和placmenent映射下
， 赛灵思的Mppaing失败

错误18：设计过于设备和选定的包大。
使用Xilinx公司的IAM学生版本
， 它没有FPGA的可支持超过656 IOB的。

我IOB颁布数超过太多。

有什么办法
， 使这个代码优化？并获得这个错误修复？

我一直真诚地这方面的工作。我会appriciate您的帮助。

感谢和关心
严酷

http://www.edaboard.com/viewtopic.php?p=590220＃590220
http://www.edaboard.com/viewtopic.php?p=590220＃590220

 

[Guest]

[No message]

 

[mendozaulises]

我可以看到的实体描述您使用的？你现在似乎是宣布所有的投入和平行的产出。你应该通过装载在8,16,24,32组数据的另一种方法，没有任何设备
， 它支持许多输入/输出线。例如，Spartan - 3系列越野- 3s200只有173 IOB的。
我不明白正是你正在尝试做的，我的意思是，加密。