紧急Verilog的问题，请大家帮忙。

[tiger_shark]

嗨！在VHDL中，你可以使用通用的，使用for循环实例变量的模块的数量，如果需要的话。合成器，然后展开循环，基本上复制代码。我的问题是：我们有相同的方法对Verilog？举例来说，我有一个子模块My_MODULE我需要实例化X，其中X是作为参数（固定）定义的时间。那么，如何将这些模块的命名将？谢谢您非常的TS

 

[gliss]

我认为在Verilog中做到这一点，它的简单得多。对Verilog，你可能想尝试这样的：[代码]模块higher_module / /定义一个模块实例化的My_MODULE参数X = 10; / /声明一个放慢参数X，将它设置为10个输入X：0]; / /创建输入端口B; / /创建输出端口My_MODULE My_MODULE XMOD [10]（B，A）; / /创建一个数组11 My_MODULES和连接端口endmodule [/代码My_MODULE输出[X：0] ]，然后到指定数组中，你会做一个单一的My_MODULE：[代码] XMOD [X - 1] [/代码]为MSB和[代码] XMOD [0] [/代码]为LSB，你可以做片或类似这样的部分：[代码] XMOD [6:4] [/代码]

 

[fahadislam2006]

嗨... ...我觉得有做的VHDL和Verilog中的新...和我一样...因此，第一个U需要，这两者之间找到并clerify的主要区别... ...我得到了该文件... ...很抱歉，我没有它的链接... ...它也引导循环...

 

[tiger_shark]

您好，谢谢大家的建议。如何如果模块My_MODULE的输入本身是一个载体[N - 1]，B [M - 1]？然后你会如何定义，B？感谢TS [SIZE = 2] [颜色=＃999999] 25分钟后添加：[/彩色] [/SIZE]又一个问题：如果子模块MY_MODULE有一个参数，我如何可以使用defparam分配一个值的所有实例化MY_MODULE副本？感谢您的帮助，TS //------------------------------------------ ---------//样本代码，我的工作：adder_generic模块（a_in，b_in，c_out）;参数NUM_OF_INST = 30;参数WIDTH = 14;输入[NUM_OF_INST *宽1：0] a_in输入[NUM_OF_INST *宽1：0] b_in;输出[NUM_OF_INST *宽1：0] c_out;整数i; （I = 0;