Apr 20, 2011 #1 B bharathr87 Guest 要设计一个CMOS缓冲器增益放大器（45纳米技术）：带隙参考（BGR的）输入：1.2 + _50毫伏（+ _手段加上或减去）输出：BGR的+ _10V Cload = 3.5pF或更高ILOAD值（电流负载） 50uA的3.3V的电压Vdd = + _300mV Idc60dB频率：1MHz的温度：-45至125度C [color]软件[/彩色] [大小= 6] [/尺寸] [font =宋体] [/尺寸]
要设计一个CMOS缓冲器增益放大器（45纳米技术）：带隙参考（BGR的）输入：1.2 + _50毫伏（+ _手段加上或减去）输出：BGR的+ _10V Cload = 3.5pF或更高ILOAD值（电流负载） 50uA的3.3V的电压Vdd = + _300mV Idc60dB频率：1MHz的温度：-45至125度C [color]软件[/彩色] [大小= 6] [/尺寸] [font =宋体] [/尺寸]
Apr 20, 2011 #2 K kishore2k4 Guest 既然你并不需要高输出摆幅，你可以去单级伸缩cascode差动放大器，这将使你具有良好的PSRR，低功耗体面增益。与此主要问题是偏移量可能会或可能不符合你的规格BGR的10毫伏的系统性。另外，您可以去一个典型的差分放大器增益与第二阶段，会减少你的PSRR，并增加你的力量消耗（折叠接或平衡二极管负载）。也有很多变化，你可以尝试的基本构建块，并挑选了一个适合你的规格之最。您还可以到其他像增强技术等博得大家的VDD是相当高的45nm工艺，您使用的是输出晶体管或其他高电压耐受晶体管？
既然你并不需要高输出摆幅，你可以去单级伸缩cascode差动放大器，这将使你具有良好的PSRR，低功耗体面增益。与此主要问题是偏移量可能会或可能不符合你的规格BGR的10毫伏的系统性。另外，您可以去一个典型的差分放大器增益与第二阶段，会减少你的PSRR，并增加你的力量消耗（折叠接或平衡二极管负载）。也有很多变化，你可以尝试的基本构建块，并挑选了一个适合你的规格之最。您还可以到其他像增强技术等博得大家的VDD是相当高的45nm工艺，您使用的是输出晶体管或其他高电压耐受晶体管？
