能否用Verilog - A的合成

[davyzhu]

喂，

我爱的Verilog，Verilog的
， 可以- AMS的是这样的Verilog合成，或只是模拟呢？， 并且与它的模拟设计师设计模拟电路呢？

我注意到
， 射频高频率电路是现在流行，1天，可以用Verilog - A胜任这项工作？

谁使用它
， 请给建议。谢谢！

BTW，名为“设计指南一书的Verilog - AMS的”可下载表格http://www.designers-guide.com/Books/dg-vams/index.html

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />戴维

 

[zmliu]

模拟/射频不喜欢任何如VHDL，Verilog语言，甚至Verilog-A/AMS模拟电路设计人员的编程语言，但喜欢绘画仿真工具- Simulink仿真，系统验证存托凭证。

我从未听说过的Verilog - A可以合成了，但有些的EDA此公司正在攻击这个目标。

 

[qslazio]

用Verilog - A只是模拟模型在混合设计

 

[Guest]

[No message]

 

[icsrc]

当然不是
它只是核查

 

[claint]

关闭当然不是。它是用来模型模拟设备。

 

[jswei303]

用Verilog - A是非常有用的协同仿真。
经过协同仿真，您应该替换Verilog - A建立一个真正的模拟模块。
因此它用来验证模拟模块规范，用于合成不。57秒后增加：用Verilog - A是非常有用的协同仿真。
经过协同仿真，您应该替换Verilog - A建立一个真正的模拟模块。
因此它用来验证模拟模块规范，用于合成不。

 

[chinito]

我曾看到有人试图自动化布局基于Verilog - A的规模较小。如果这样的Verilog的合成法，阿
， 然后将它。我相信美好的旧手册和laborius我的设计布局。

 

[amraldo]

u能不能自动合成的模拟/射频电路
， 因为他们的设计不是数字的systemetic