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代码:
模块fir_srg(时钟,的x,y); //---->接口输入时钟;
输入[3:0] ×;
输出[3:0] ý;
第[3:0] ý;
/ /抽头延时线阵列字节
第[3:0] tap0,转运体1,tap2,tap3;
/ /使用对位访问Verilog的单一载体总是@(posedge时钟)//---->行为风格
开始:小一
/ /计算与滤波器系数重量输出y。
/ /的系数[-1 3.75 3.75 -1]。
/ /乘法和为Altera MaxPlusII司可
/ /获得有关签署Verilog的扩展和变化!
ý“=(转运体1”“1) 转运体1 (转运体1 [3],转运体1 [3:1])
(转运体1 [3],转运体1 [3],转运体1 [3:2]) (tap2“”1) tap2
(tap2 [3],tap2 [3:1])
(tap2 [3],tap2 [3],tap2 [3:2]) - tap3 - tap0;tap3“= tap2; / /抽头延时线:移位1
tap2“=转运体1;
转运体1“= tap0;
tap0“= X信息; / /输入的寄存器0
末端endmodule
模块fir_srg(时钟,的x,y); //---->接口输入时钟;
输入[3:0] ×;
输出[3:0] ý;
第[3:0] ý;
/ /抽头延时线阵列字节
第[3:0] tap0,转运体1,tap2,tap3;
/ /使用对位访问Verilog的单一载体总是@(posedge时钟)//---->行为风格
开始:小一
/ /计算与滤波器系数重量输出y。
/ /的系数[-1 3.75 3.75 -1]。
/ /乘法和为Altera MaxPlusII司可
/ /获得有关签署Verilog的扩展和变化!
ý“=(转运体1”“1) 转运体1 (转运体1 [3],转运体1 [3:1])
(转运体1 [3],转运体1 [3],转运体1 [3:2]) (tap2“”1) tap2
(tap2 [3],tap2 [3:1])
(tap2 [3],tap2 [3],tap2 [3:2]) - tap3 - tap0;tap3“= tap2; / /抽头延时线:移位1
tap2“=转运体1;
转运体1“= tap0;
tap0“= X信息; / /输入的寄存器0
末端endmodule