衍生时钟约束

[lhsj81]

大家好，

谁能告诉我什么是产生衍生时钟的标准呢？

比如我有一个设计
， 有一个时钟输入（4MHz的），而在当时的一些子模块，我有一个2 MHz的时钟从主时钟产生和在这些子模块然后
， 我有1 MHz的时钟。

如果这样的话，就是它倾向于对顶尖设计3个独立的主时钟端口？

我试图在DC编译器设置一些限制，但我不能设置为一个理想的驱动程序的任何衍生时钟。如果我想用在29/3/93的CTS，正在对最高设计3个独立的主时钟端口的唯一途径？如果我想
， 而不是分区他们29/3/93整个设计？

谢谢，
关心，
路易斯

 

[news]

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[Guest]

[No message]

 

[ljxpjpjljx]

还应该考虑29/3/93信息！

 

[MarcS]

您好lhsj81：

不，你没有定义3顶级时钟。

您通常创建送入一分的时钟信号派生时钟（= 1的农民田间学校链）。这将生成由1分，2分4等，时钟信号。

你只需要一个在您的这个设计顶级时钟输入。南区区议会在您使用“create_clock”，以界定这个顶级时钟。

对于派生时钟您使用“create_generated_clock”南区区议会中的发言（见http://www.kxcad.net/actel_designer/actel_designer_online_help/design_constraints/create_generated_clock_SDC.htm）。
这明确地规定了父母之间的相互产生时钟和时钟的关系。

在P＆R系统都知道如何处理生成的时钟，你可以实现设计单位。

希望这有助于。

 

[lhsj81]

由于堆，

我会试试这个，<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="很高兴" border="0" />

新增1小时后48分钟：嗨，

create_generated_clock工程漂亮.....

但是，当我试图限制对有本generated_clock驱动旗杆external_delay，我收到一个错误
， 指出
时钟object_deleted（顺便说一句
， 我使用RTL_compiler）。

我做错了什么在这里？或不能设置的外部与它生成的时钟延迟是扩大在设计过程中真正的时钟的时间安排？

如果是这样，这将是最好的方法来设置外部对所产生的时钟驱动引脚一些延迟？

由于提前，
关心，

 

[MarcS]

您好lhsj81：

我不认为熟悉RTL编译器
， 但我觉得一个输入/输出延迟必须引用顶级时钟（或虚拟时钟）。

你看，外部延迟是必需的
， 因为STA的时间总是法郎对法郎。在没有连接到一个IO端口路径的情况下，发射FF是缺少一个输入端口和捕捉FF是在一个输出端口处理遗失。从本质上讲，设计只包含了一部分法郎对数据通路法郎
， 其余的片。

让我们看看一个输出端口（它类似于一个输入端口）：信号是从一开始在设计法郎，并在STA工具想象的某处有一个从芯片捕获法郎。在STA知道的数据通路延迟法郎从发射到输出端口进入的一部分。但是
， 我们需要的外部延迟约束知道多久通路延迟是从ouptput端口这个虚构的捕捉法郎的片。

这引出一个问题：时钟信号是什么推动这一'虚'法郎是捕捉信号的片？默认情况下是相同的时钟信号
， 推动了发射法郎（或者你可以定义一个虚拟时钟来驱动虚捕捉法郎）。

我认为
， 芯片外捕捉法郎不能看到内部产生的时钟信号。因此
， 我认为（我不是100％的本），您必须引用外部延迟到一个顶级时钟肯定。

 

[lhsj81]

谢谢堆！

我真的需要一些种类的确认，我想我会创建一个虚拟时钟和参考的输出农民田间学校了这一点。

再次感谢！
关心，