论锁相环当输入参考时钟高

[jfyan]

大家好，
我想知道会发生什么PLL的表现时
， 输入参考时钟是大约100 - 500MHz的高。
例如，我观察到，当输入时钟对200MHz的，静态相位误差很小
， 小于10ps。和其他一些如泄漏电流，电荷泵电流不匹配，坏的影响可以更小比较低输入时钟，对不对？
还有什么我想讨论的盲区，我觉得这是一个非常大的问题，因为我想死区，控制电压VCO的是随机行走时
， 循环“中的”锁定。我不知道上面是正确的？所以让我们有一个热门的交谈。

祝您好运
杰夫

 

[Guest]

[No message]

 

[ieropsaltic]

有较高的参考频率使您能够选择一个较大的环路带宽。这可以为解决好时间（可以有更短的建立时间）和高通滤波VCO的噪声的影响。然而
， 其他噪声将有更大的贡献。我不知道有关它的电荷泵错配和漏电流的影响
， 我相信这是非常小（不知道）。

关于死亡地带，其效果将更加严峻在较高的参考频率。甲很好的解决方案是将推迟（不适用输出）和数额比死了更高的携手扶弱基金的复位门的农民田间学校区延误。这足以消除死区。