设计”什么的错误

[lzh08]

- fdiv_even。虚拟硬盘
图书馆ieee;
使用ieee.std_logic_1164.all;

包fdiv_even是
功能div_even（输入时钟：在锁相环）
返回锁相环;
结束;

包体fdiv_even是
时钟信号：锁相环;
功能div_even（输入时钟：在锁相环）
返回锁相环是
动工
工艺（输入时钟）
动工
中频ClkIn'event与输入时钟= '1'，那么
赤角“=不时钟;
完中频;
结束进程;
CLKOUT的“=时钟;

完;

- fdiv_even。虚拟硬盘
图书馆ieee;
使用ieee.std_logic_1164.all;
使用work.fdiv_even.all;

实体div_top是
港口
（
时钟输入：在锁相环;
CLKOUT的：出锁相环
）;
结束;

架构div_top行动

过程（输入时钟）
开始
CLKOUT的“= div_even（输入时钟）;
结束进程;
结束;

 

[Guest]

[No message]

 

[tkbits]

这对合成或模拟？

我不会感到惊讶
， 如果一综合工具拒绝合成此代码。

 

[Kukaz]

包体fdiv_even是
时钟信号：锁相环; -信号的声明不能在这里
功能div_even（输入时钟：在锁相环）
返回锁相环是

-变此申报
-和返回变量，例如，CLKOUT的！

动工

工艺（输入时钟） -只有顺序发言...

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="悲哀的" border="0" />

（
动工
中频ClkIn'event与输入时钟= '1'，那么
赤角“=不时钟;
完中频;
结束进程;

CLKOUT的“=时钟;
-这里返回函数的结果
-例如，返回时钟输出
完;