试图决定最少的组件技术来实现这些电路

[rush3k]

[附加= CONFIG] 58073 [/attach] [附加= CONFIG] 58074 [/attach]任何意见或建议，实施数字逻辑？

 

[mister_rf]

试试这个方法：眉开眼笑：如果有必要，有两种情况，我们可以改变，看到图。

 

[rush3k]

Mister_rf感谢您的答复。与事实上的电路，假设我们将始终关注〜4个脉冲？我没有指出，我们有一个脉冲的数目不详... ...我有兴趣了解如何实现两个。我一直在玩一个SR锁存技术...上升沿锁存，然后切换到一个“高状态”，使输出保持高... ...，但仍在调查中。任何进一步的想法，欢迎...谢谢！

 

[alexan_e]

这就是为什么你应该详细解释你想要什么。在这种情况下，只是一个草图4个脉冲，与4个时钟周期的持续时间第二脉冲，和你问我如何实现它，当然，你得到了一个答案正是。所以，把你的时间，当你问问题，并写入你想要什么，没有人能猜出你的实际需要。最佳至于亚历

 

[rush3k]

[报价= alexan_e; 921654]这就是为什么你应该详细解释你想要什么。在这种情况下，只是一个草图4个脉冲，与4个时钟周期的持续时间第二脉冲，和你问我如何实现它，当然，你得到了一个答案正是。所以，把你的时间，当你问问题，并写入你想要什么，没有人能猜出你的实际需要。最好的问候亚历[/QUOTE]理解。谢谢。

 

[mister_rf]

有时，所有的细节都是重要的。 ：眉开眼笑：请参阅所附的范例。

 

[rush3k]

[报价= mister_rf; 921674]有时，所有的细节很重要。 ：眉开眼笑：[/QUOTE]是的，我得出一个更好的图片和说明。我试图表达的是，输出的脉冲宽度应延伸的第一个上升沿，正如我刚才在画面上显示的最后一个下降沿。我对不起没有提出一个更好的办法：/ [附加= CONFIG] 58097 [/attach]

 

[mister_rf]

你不能把在实践中的电路，按照这样的描述。如果我们用一个脉冲的数目不详，你怎么来时，可以预测的时间停止的信号？

 

[FvM]

一个可行cicrcuit类似的行为是一个retrigerable脉冲展宽的单稳态。不过，当然，输出的脉冲必须通过一段时间量超过去年下降输入边沿。我希望，mister_rf解释在这方面已经明确。