详细屏蔽概念（SI）的

V

vlsitechnology

Guest
有谁能解释我详细屏蔽的概念？？

为什么我们必须保护与VDD和为什么我们必须保护与VSS？？

回答我

 
嗨，

我不能细谈，但总的来说，我们可以屏蔽的内径之间或VSS网净净的一对
， 因为这些是恒定信号
， 而不会引入任何串扰。采摘或VDD VSS的掩护与真的就如何访问VSS的依赖/内径是该网。当屏蔽净，你只能选择VDD或VSS的，而不是两个。希望这有助于。

祝您好运。

 
重要的一点应得到遵守
， 因为VDD或VSS是常数的水平产生寄生耦合capaciatnce由于他们不太以及不断。因此串扰噪音或由侵略者产生的故障小
， 屏蔽网的吸收。

 
顾名思义，这个想法是为了保护（或隔离）的项目（线，组件等）你必须在两端的屏蔽。

如果你有一个开关（噪音）线路或组成部分
， 在较高或较低层次需要放置一个线条或组件
， 可能会受到影响，但在这里我建议你把屏蔽...我是觉得我更喜欢以限制到VSS屏蔽只是在我们的芯片（接地），因为我希望有一个内径线尽可能干净（即使盾不应该这么多元素的噪音影响），因为（在模拟世界更多）你可能有块需要一个非常干净的供应（很多时候
， 我们致力于一行只是该块...），以便保持清洁内径是关键...

在VSS（或GND）是你可以做的是两个独立的在您的死线，一个“干净”只是块供应和其他“噪音”，可以连接您和您的衬底shieldings接触...

 
您好Layoutmaster，什么是屏蔽网？。净是将基体连接呢？。我从未见过任何shieldings ..你能plz上传截图或照片的屏蔽？。我只是想看看它是如何样子..

 
shileding工作将在尽量减少耦合作用，普遍较高频率，模拟信号aggresser网，这些网造成硅的问题，以减少耦合效果
， 我们shelding网即连接至GND，这将大大减少耦合上限
， 但增加接地帽
， 但整体硅的时间将不会生效。

 
嗨，
特等检查下面的图片显示
， 只有时钟路由的CTS。
时钟网屏蔽双方VSS的。<img src="http://images.elektroda.net/68_1221647406_thumb.jpg" border="0" alt="Shielding concept in detail( SI)" title="屏蔽的概念，详细（SI）的"/>
 
嗨

时钟屏蔽创建一个围绕在与同层时钟网络时钟网保护环
并绑在地上铁路。其目的是为了防止形成一个耦合电容
在时钟网
， 另一个信号网。相反耦合电容之间建立
时钟网
， 接地和信号屏蔽网和屏蔽。任何耦合上限
盾只是到地电容。因此，应该没有串扰之间发生
信号网和时钟网络

 
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