请电话我如何调试以下合成错误的Verilog

[victoria_jitesh]

错误：血栓通：528 -多源<defer_count>在单位的信号<txc>
错误：血栓通：528 -多源<defer_count>在单位的信号<x_busy>

请告诉我什么样的变化
， 我应该尽我的代码（RTL仿真逻辑行），使代码变得合成。

 

[echo47]

您的代码已连接在一起的多个输出。也许两个同时驾驶同一信号的不同语句。

如果您需要帮助定位问题，显示HDL代码。

 

[Guest]

[No message]

 

[mmarco76]

看来
， 你正在从2个不同来源的信号。
例如你2的过程
， 提出台湾晶技和x_busy。
例如计数器。

小：过程（时钟）
开始
如果clk'event和CLK = '1'，那么
。若a = '1'，那么
..碳纳米管“=碳纳米管1;
。年底若;
如果结束;
结束进程;

小二：过程（北海）
开始
如果碳纳米管= 255则
。碳纳米管“= 0;
如果结束;

这个例子有2个重要的错误。首先是国家统计局您在您的项目
， 第二个是
， 在碳纳米管RST是异步。

你纠正这种方式。
进程（时钟）
如果clk'event和CLK = '1'，那么
。如果碳纳米管= 255则
..若a = '1'，那么
...碳纳米管“= x”的01“;
..其他
...碳纳米管“= X信息”00“;
如果..结束;
。其他
..若a = '1'，那么
...碳纳米管“=碳纳米管 1;
如果..结束;
。年底若;
如果结束;
结束进程;

希望它十分明显的。
立方米

私人秘书。删除“。”我已经把它只是为保留在网络上的formattation位（在这里它删除了所有的空间，我不知道为什么）

 

[victoria_jitesh]

既（echo47和mmarco76感谢
）
，你的建议工作。