请解决我的模拟数字转换器疑问

[hacksgen]

这与问候
， 双斜率ADC。

assumin输入信号频率在10kHz的。应该怎样融合期限。

据我所知
， 采样频率应atleast 2倍或更多的输入频率。

我想10次的输入频率
， 让我10 * 10 = 100kHz的。

我猜
， 这个频率是一体化time.so我们得到1/100khz = 10microseconds。是正确的
， 我理解
， 我。

余havent明白他们为什么要在书说
， 双斜率转换时间比1milliseconds更大。

如果我错了
， 那么请解释一下我是如何整合计算时间应根据输入信号的频率。

感谢您的帮助

 

[cna1_10]

是不是由于技术的限制？
函数显示的时间没有限制。

 

[hacksgen]

ü可向我解释更清楚

 

[Guest]

[No message]

 

[Guest]

阅读本：
http://www.analog.com/en/content/0，2886,760％255F788％255F94663，00.html

 

[Guest]

在实践中，双斜率ADC将无法使用小于1毫秒的整合期，导致没有合适的解决可以通过正常的deintegration间隔测量技术实现。你不会找到一个商业的双斜率ADC能够获得10千赫信号频率。作为一个附加的话，集成的时间不算是采样周期，后者将数就奈奎斯特准则。

 

[hacksgen]

以有限体积

i dont了解涉及here.i决议意味着考虑到上面的例子可以说
， 整合期为10us。为130与1.2V和提供技术ñ = 12位分辨率和最大输入电压1V的。

我们可以计算为1V的输入分辨率/ 2 ^ 12 = 244microvolts。

为时钟频率计数器
， 我们可以从整合期
， 因为它

（2 ^ N）的* Tclk = 10us档----> Tclk = 2.44ns ---------------> Fclk = 409.6MHz

因此假定这种高速时钟Fclk是为反则应该可以设计这样一个ADC可用。原位缺口它

请纠正我
， 如果我错了。

为了法拉

指出我们link.But它doesn't解决的问题
， 我感谢问道。也请不要考虑到电力线噪声这里
， 我想它不会出席。你的答案感到非常高兴。

 

[Guest]

你基本上是正确的！

使用至少在数字电路中几个100 MHz的时钟频率，相当大的决议才能实现。其实我并没有说，这将是不可能的，我说第一也不会在实践中第二使用你不会找到一个商业设备。我认为作为一个缓慢的ADC的主要技术已几乎西格马取代三角洲，双斜坡。不想详细分析，但你也许可以作为观察证实这一点。

有一些基本性质，是一般限制双斜率的准确性。集成电容损耗因数是其中之一，但只是略微对ADC的速度而定。更多的非理想的速度是比较依赖的行为。这可能是难以实现12位模拟电路部分的准确性表示速度。我想，没有设计师真实目的是试图在过去10年甚至20年，造成其他ADC的工作原理是有希望的最有可能更有利。

但我不是一个IC设计
， 没有必要在这方面作出决定任何事情。作为一个使用ADC的模拟设计师，我可以说，我并没有开始为过去10年的双坡一个新的设计。

关心，
弗兰克

 

[hacksgen]

感谢赞赏的reply.much