赛灵思公司的ISE WebPACK 9.1i还SP 3，门控时钟的警告

[cyboman]

我新的数字化设计和不知道的工具。我使用的合成和实施一个nexys 2 FPGA和Xilinx的ISE WebPACK 9.1i还SP 3。我已经编写了一个简单的约翰逊计数器，但实施后，我收到下面的警告：[报价] netgen的日志文件'time_sim.nlf“。执行彗星：\\ Xilinx91i \\ BIN \\ NT \\ bitgen.exe intstyle ISE - F“johnson_counter_top.ut”johnson_counter_top.ncd“”johnson_counter_top“johnson_counter_top.pcf”PhysDesignRules：372 - 门控时钟。时钟净CLK_OUT源组合引脚。这不是良好的设计实践。使用CE引脚控制数据加载到触发器。实施ver1 -> REV1：0错误（S），1警告（S）（S）警告结束实施。 [/QUOTE]的设计，似乎是工作，但我还是想知道什么警告。有人可以解释这是什么意思，我怎么能解决这个警告。任何帮助和见解表示赞赏。

 

[vipinlal]

您可以发布你的代码吗？ - vipin http://vhdlguru.blogspot.com/

 

[cyboman]

在这里，它是[代码] johnson_counter_top模块（输入线[3点03] BTN，输入线MCLK，输入线[4:0]，[7:0] LD输出线SW）;线CLK_OUT; CLKDIV＃（COUNTER_WIDTH（ 24），INDEX_WIDTH（5））U0（复位（BTN [3:3]），CLK（MCLK），指数（SW），CLK_OUT（CLK_OUT））;。。。johnson_counter＃（N（8））。 U1（CLK（CLK_OUT），复位（BTN [3时03分），Q（LD）。。）; endmodule模块CLKDIV＃（参数COUNTER_WIDTH = 24，参数INDEX_WIDTH = 5）（输出线，输入线CLK CLK_OUT，复位输入线，输入线[INDEX_WIDTH - 1：0]索引）;第[COUNTER_WIDTH - 1：0]计数器/ /二进制计数器总是@（posedge CLK或posedge复位）开始如果（复位== 1）开始反

 

[dilinx]

您好cyboman，本身的问题和解决方案告诉警告消息。在FPGA中，以避免时序问题时钟布线是给予特殊照顾... ...你不能让时钟在数据路径中去。这将给予警告.... DONT门的时钟，如果有必要，使用FPGA时钟资源（BUFGCTRL，BUFGCE等）

 

[vipinlal]

最近，我看到这种类型的代码在这里： http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf 刚才去解释你的代码是如何会得到通过pdf.They在此情况下，如何避免这样的设计合成。 - vipin http://vhdlguru.blogspot.com/

 

[dilinx]

您好cyboman，UR设计，它是明确的，“CLKDIV”UR设计模块将实施使用LUT和FFS ....这意味着在数据路径“CLK_OUT”... ...为了避免使用“CLKDIV”模块DCM或PLL .....

 

[cyboman]

[报价= dilinx]嗨cyboman，UR设计很显然，“CLKDIV”UR设计模块将实施使用LUT和FFS ....这意味着“CLK_OUT”在数据路径....为了避免“CLKDIV”模块使用DCM或PLL .....[/报价] dilinx我真的很感激帮助，但有一个小问题。我真的很新的数字化设计和一般的FPGA。我太新，甚至当我读教程，我不明白他们。我会很感激，如果你能帮助在执行你的建议。我如何使用CLKDIV模块DCM或PLL？它也将有助于了解DCM是什么？ （我想我知道PLL是什么，锁相环）。任何帮助表示赞赏PS。我知道像这样的论坛上的地雷问题，这可能是不恰当的要求，但我像他们说的，一个小白。我真的想学习，然而不幸的是我附近有没有人教我，或寻求帮助。

 

[dilinx]

PLL或DCM，可以costomize coregen，并在你的顶层模块实例（代替“CLKDIV”模块).....通过Xilinx的FPGA用户指南关于DCM和PLL的更多细节，去.....如果有任何疑问，让我知道.....