A
angilberto
Guest
我能够“生成”的核心（DDS和/或士官），但是当我实例化它，它似乎是没有连接。我的意思是，如果我检查示意图一切看来都很正常。我能运行仿真但“我的”DDS输出/士官始终是零！我不能看到我的代码（是的，这可能是显而易见的...）谢谢Angilberto错误。 ------------这就是我的代码：[代码] / /下面必须插入此/ / Verilog文件到你的核心被实例化。更改实例的名称和端口连接/ /（括号内）到自己的信号名称。 / / dds的将YourInstanceName（/ /时钟（CLK）的，/ /正弦（正弦）。。）;`1ns的时间刻度/ 1ps模块ddsdac（时钟，发援会），输入时钟，输出DAC;章[5:0]数模转换器;线[5:0]正弦; dds的dds1（时钟（CLK）的，正弦（正弦）。。），始终@（posedge CLK的）/ /分配数模转换器=正弦;数模转换器