赛灵思Floorplaner和FPGA编辑器

[osbourne]

嗨，我是一个在FPGA设计的初学者。目前，我正在问自己，如果Floorplaner和FPGA编辑器中，使真正需要的FPGA设计。这些工具很少使用或者是有广泛的人谁使用它们？我应该在哪些情况下使用它们？如果我有一个非常大的设计，是否有意义手动布局布线（有线和在FPGA编辑器compnents数百个）？此致，奥斯本

 

[gliss]

我知道大多数人不使用这些工具非常多。但是，随着FPGA的可能获得更多的compolex后端布局规划的东西一样会变得更加普遍。如果自动宝洁R工具实现您的设计，这样的约束都满足，那么我认为没有理由这样做手工宝洁河

 

[osbourne]

嗨，即使是没有多少人，我想了解如何才能使用。我如何学习它呢？我的设计是非常大，也有放置组件线和上百。我无法想像还有什么可以做使用FPGA编辑器，因为我不知道每一个行的意思，放在组件。是否有一个全面的教程与实例可用？问候，奥斯本

 

[echo47]

我塞进大的Virtex - II芯片的速度快很多东西，我从来没用过floorplanner。相反，我对我的关键模块指定地点的限制，以防止创建一个大碗里的意大利面条/路由工具的地方。有了这些限制，这个地方/航线完成更快，更高兆赫的芯片上运行。我使用的FPGA编辑器经常检查我的布局。我要确保地方/路线并约我所期待它做的事。我还用它来检查最慢的路线，这样我可以尝试想办法加速进行。我几乎从未使用FPGA编辑器来编辑任何东西。

 

[samcheetah]

我听说这些都是用来当你需要消除的关键路径。现在，我还没有作出这样的大设计具有重要的路径，以便我还没有见过他们。并感谢名单echo47为好的小费

 

[echo47]

这里的一个匆匆的FPGA编辑器检查定时教程：1。启动编辑器并打开您的FPGA非传染性疾病的文件。 2。在你的清单1窗口中，选择“所有网”。 3。在你的清单1窗口中，选择所有网（利用点击和Shift -单击）。 4。在您的菜单上，单击工具“ - >延迟。 5。在你的清单1窗口中，单击“最大引脚延时”排序的列。 6。向下滚动，找到最慢的网。点击它以突出的痕迹在你的大窗口。然后放大看它为什么这么慢（可能是因为它的长期或高扇出）。