转换“而不是”基于Verilog

[Guest]

在VHDL文件，有以下两种表现：

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变量测控：std_logic_vector（7 downto 0）;
...
特：=（其他=>“ - '）;

如果（exp1，而不是exp卜）

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如何表达相同的意义“ - ”和“而不是”与VerilogHDL的。

 

[Guest]

[No message]

 

[jelydonut]

以及林不知道什么exactically“ - ”是..我猜想说8'bxxxx_xxxx; ..

作为和不..

如果（（expr1的）＆〜（表达式2））

jelydonut

 

[Guest]

感谢亲切的帮助jelydonut。：）

对不起，thesr是另一个is_x令人困惑的问题

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邮编：std_logic_vector（31 downto 0）;

...

如果不是is_x（件），然后
...
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在“is_x”是指每个向量位是“X”或向量的一些“×”。
我试图找到“is_x”的定义。但失败。
是“is_x”用户定义的函数或常量？