转换成VHDL，Verilog代码

[funjoke]

LIBRARY IEEE;使用IEEE.std_logic_1164.all;使用IEEE.std_logic_unsigned.all;实体DataMEM端口（DATAIN，地址：std_logic_vector（31 downto 0）; CLK，wrtenb，readenb：：出std_logic_vector（31 downto DATAOUT std_logic 0））;结束DataMEM; DataMEM behav_DataMEM架构类型MEM_type是数组（1023）downto 0 std_logic_vector（7 downto 0）;信号data_mem：MEM_type;开始过程（CLK，地址）开始（CLK的“事件和CLK = wrtenb '1'= '1'），然后data_mem（conv_integer（地址）3）

 

[bigdogguru]

有几个VHDL Verilog的转换器可用：[URL = http://www.verilog.net/free.html] Verilog.Net - 免费工具[/URL] [URL = http://www.edaboard.com/ftopic347684 HTML]上发布 - 上传APP [/URL] [URL = http://doolittle.icarus.com/〜larry/vhd2vl]杜利特尔的Coverter [/URL]

 

[funjoke]

但我不能用它来转换它，我湾的直接地址转换器的下载工具，X - TEK我已经下载了，但斜面转换以及