进程的独立高速分nseconds时钟延迟

[andrew_matiga]

嗨，

我将需要时钟延迟转告我的SerDes设计。起初我用我的SerDes逆变器的时钟延迟缓冲器，但是，这些延误很容易对工艺的变化。我需要的延误像0.1ns分纳秒。我如何可能获得与处理这些独立的延误？

请帮助

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="很高兴" border="0" />-安德鲁

 

[JoannesPaulus]

延误是肯定的过程依赖（较短的快速进程
， 不再为缓慢的过程），但一切都以同样的方式受到影响。所以，如果你设计你的时间正确，您应该看不到任何问题。

如果你确实需要一个绝对的拖延，最好的方法是使用经过校准的RC延迟，但这并不容易实施分纳秒的延误...

 

[Guest]

[No message]

 

[AdvaRes]

嗨，
其实我是面对同样的问题
， 但也温度和电压变化。为时钟和信号我使用的缓冲区。
是否有人知道如何设计
， 可保持其固有的延迟稳定
， 如果T或V变化？

 

[dick_freebird]

你需要一个这样的方法经过ECL（低摆幅逻辑
与超速，电流控制的一个单位延迟
低温度系数和灵敏度的过程），如沙田至中环线或CML
在CMOS，或者您需要过于快速逆变器电流饿死
与闭环控制
， 可以空的过程中，温度，
线等
， 如果你有一个参考时钟
， 那么你可以
环路锁定一个逆变器链
， 并获得该参考
使用延迟缓冲器。如果（说）你只是看看
把眼睛中的时钟，你会锁定一个17级环
振荡器边缘的数据
， 挖掘你的时钟关闭
第九，或类似的东西。除非你要处理
突发模式，可以更“有趣”。

 

[andrew_matiga]

dick_freebird说：

你需要一个这样的方法经过ECL（低摆幅逻辑

与超速，电流控制的一个单位延迟

低温度系数和灵敏度的过程），如沙田至中环线或CML

在CMOS，或者您需要过于快速逆变器电流饿死

与闭环控制，可以空的过程中，温度，

线等，如果你有一个参考时钟，那么你可以

环路锁定一个逆变器链，并获得该参考

使用延迟缓冲器。
如果（说）你只是看看

把眼睛中的时钟，你会锁定一个17级环

振荡器边缘的数据，挖掘你的时钟关闭

第九，或类似的东西。
除非你要处理

突发模式，可以更“有趣”。

 

[JoannesPaulus]

安德鲁
只有一个评论：您的通路是最有可能是农民田间学校链条或龙头
， 将“零”的什么你把它们之间的延迟。你可以在这方面所具有的路径为您的时钟同步分频器的优势。在列兵的延迟变化都会产生影响的时钟和数据通路。

也许我失去了一些东西
， 但我真的不建议你尝试有一个列兵，独立的延迟...只是忍受它。

 

[andrew_matiga]

您好JoannesPaulus，

非常感谢你的信息。
我的物理层应该同时支持同步和异步数据传输。是否确定使用同步时钟分频器？

你有文件的讨论同步时钟分频器？

-安德鲁