门级网表仿真问题

[կ]

您好

我想要做的门网表的合成没有标注级仿真

SDF文件。我只是想验证网表的功能没有时间。

我使用ncverilog模拟使用下面的命令网表：ncverilog mydesign.v - v tsmc18.v - v RA1SHD_1024x32.v notimingcheck delay_mode_zerotsmc18.v是图书馆细胞仿真模型
RA1SHD_1024x32是内存仿真模型

然而
， 仿真结果是完全错误的。我不知道问题是什么。

然后
， 我用
， 而不是风险投资。遵循命令：风险投资mydesign.v - v tsmc18.v - v RA1SHD_1024x32.v notimingcheck delay_mode_zero其结果是不同的ncverilog情况。网表的行为似乎是正确的
， 但对记忆行为失败。例如，在网表内存存取存储器单元成功地产生控制信号
， 在模拟的RA1SHD_1024x32。然而
， 内存仿真模型doesn't提供正确respons的信号。

谁能告诉我是什么问题呢？谢谢您的回复〜

 

[ljxpjpjljx]

也许你的记忆lib有一些时间检查！

 

[կ]

有定时检查
， 内存仿真模型。

我已经关闭的时间检查使用“ notimingcheck”选项。

检查的时间应该不会对莫莫里和细胞行为influnce。

但是....我仍然没有得到预期的结果。56秒后增加：
有定时检查
， 内存仿真模型。

我已经关闭的时间检查使用“ notimingcheck”选项。

检查的时间应该不会对莫莫里和细胞行为influnce。

但是....我仍然没有得到预期的结果。

 

[Guest]

台积电库不能被模拟零延时模式。

沙洛姆

 

[Guest]

[No message]

 

[կ]

感谢您的答复。

有什么办法来执行的网表功能验证？

 

[vlsidft21]

你可以尝试使用 nospecify alongwith与ncverilog或VCS命令
， 您曾使用notimingcheck。如果在lib是有指定块，可以取消激活此开关。

 

[Guest]

vlsidft21说：

你可以尝试使用 nospecify alongwith与ncverilog或VCS命令，您曾使用notimingcheck。
如果在lib是有指定块，可以取消激活此开关。