问题对Verilog专家！

[b_kkn]

大家好，

根据我的少报，所有的程序块并行运行。

请已经在这个简单的Verilog代码。这是产生时钟和工作正常。

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模块测试;
第时钟;

最初开始
时钟= 0;
末端

始终时钟=＃10〜时钟;

endmodule
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请看下面的代码类似于上面之一
， 但总是块来到了初步黑色。此代码我得到x的时钟线。有什么区别...
据我初步了解
， 始终块同时运行应该没什么区别。
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模块测试;
第时钟;

始终时钟=＃10〜时钟;

最初开始
时钟= 0;
末端

endmodule
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任何一个可以帮助我理解这个问题？

的亲切问候。

 

[news]

<a href="http://www.komputerswiat.pl/nowosci/programy/2011/19/os-x-107-developer-preview-3.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2010/294/1465740/macosx-logo-zaj.jpg" /></a> Firma z Cupertino wydała kolejną kompilację Liona. Czyżby ostatnia faza testów przed stabilną wersją Mac OS X 10.7?<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/14dab95a/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/101092375277/u/0/f/491281/c/32559/s/14dab95a/a2.htm"><img src="http://da.feedsportal.com/r/101092375277/u/0/f/491281/c/32559/s/14dab95a/a2.img" border="0"/></a>

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[Guest]

[No message]

 

[sudhirkv]

所有的程序块平行exceuted指定当您wirte一个可合成的Verilog或VHDL代码中并行工作。但模拟软件只执行顺序。

 

[mytechface]

我同意sudhirkv。

但根本问题是的区别

＃10时钟=〜时钟;

和

时钟=＃10〜时钟;

如果你已经usedthe前者，那么它不无论身在何处初始块，而后者，因为你已经意识到
， 更敏感。我建议你使用你打算前

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />