问题日趋信号重复

[Guest]

我用VHDL产生一个控制信号
， 它只是做一个周期。有谁知道如何让信号重复多个时期的形式？

 

[Guest]

如果其行为模型
， 然后使用某种东西产生一种反它..

 

[Guest]

它是一种行为和我有一个柜台
， 但我必须失去了一些东西。以下是部分代码。
实体控制
港口（时钟：在锁相环;
out1，out2，out3：输出锁相环）;
完控制;
建筑控制行为
-计算时代的第一阶段脉冲
恒TIMEA1：整数：= 698;
恒TIMEA2：整数：= 813;
恒TIMEA3：整数：= 1081;
恒TIMEA4：整数：= 11419;
恒TIMEA5：整数：= 11688;
恒TIMEA6：整数：= 11802;

动工
工艺（时钟）
可变计数器：整数：= 0;
动工
中频clk'event和CLK = '1'，那么
IF计数器的“TIMEA1然后out1”= '1';
ELSIF（反“= TIMEA1和反”TIMEA2）然后out1“= '0';
ELSIF（反“= TIMEA2和反”TIMEA3）然后out1“= '1';
ELSIF（反“= TIMEA3和反”TIMEA4）然后out1“= '0';
ELSIF（反“= TIMEA4和反”TIMEA5）然后out1“= '1';
ELSIF（反“= TIMEA5和反”TIMEA6）然后out1“= '0';
ELSIF（反“= TIMEA6）然后out1”= '1';
完中频;
计数器：=计数器 1;
完中频;
结束进程;
完行为;

 

[Guest]

[No message]

 

[spauls]

你可以通过一个触发器和异或翻牌的O /与触发器i p /页