问题

[akp494]

嗨
在我的RTL我有两个时钟作为一MUX输入此案。一个是500 MHz的时钟
， 另一个是12兆赫。当复用器选线是'0'，那么500 MHz的时钟被选中。该复用器输出的时钟提供的模块。

下面是我在合成时
， 我没有使用此设计DC几点看法。

1）首读
， 我没有告诉工具
， 有我的设计的时钟门控。不过
， 我指定的两个时钟。直流没有报告任何时间的行为。地区遭到约53光非组合区被足金
， 其余组合区。但我可以同时看到500兆赫和12兆赫的时钟团体计时报告。

2）第二次我删除了从RTL MUX和500 MHz的时钟相连
， 直接向所有的模块和综合设计。没有时间侵犯的报道
， 但令人惊讶的面积已经upto 90K我认为这是大幅增加。

3）我第三次努力
， 在实例化的RTL复用器细胞。这复用器细胞是从图书馆的目标。余合成这种设计和使用set_case_analysis。我通过设置选择行的值为0，使500 MHz的时钟选择了案例分析。现在还没有时间侵犯的报道
， 但地区遭到约7.8万。

在上述所有非案件组合面积保持在足金相同。只有组合地区正在发生变化。我真的从DC混淆这些奇怪的结果。是否有人可以解释我为什么这些奇怪的结果是由区议会报告。预先感谢。
普拉萨德

 

[wadaye]

您好akp494：

您的设计复用时钟，门控时钟
， 也没有多钟。

在第一次使用多个时钟，你知道直流将报告的时机

所有的时钟，让您得到了他们。

在第二次，使用单时钟。

最后你做正确的事-复用时钟。

你知道直流将使用不同的情况不同的策略，这就是为什么

你有不同的结果。

wang1

 

[akp494]

您好Wang1

感谢响应。
但我的问题是
， 如何在区域increse没有这么多的案例2。是否有任何具体的原因。

 

[Guest]

在第二情况下，您拥有所有高频的路径，其中一些正在使用的第一案的缓慢时钟。
因为有路径他们的要求比较高得多
， 在第一情况下，他们必须选择高驱动单元，这意味着更大的。所以........这就是为什么面积增加那么多，在我看来。

关心

如果我没有记错的12MHz的时钟测试

 

[Guest]

在第三的话，我猜你没有添加理想时钟设置，设置dont接触网络clk500MHz

你会回应我的问题？

 

[Guest]

[No message]

 

[akp494]

您好罗杰
即使在第三次时
， 我没有将所有的希望set_dont_touch等必需的时钟的事情...。

 

[Guest]

暂设置案例2和案例3一切必要的约束
使我们有能力比较相同的条件下。
在案例3暂复用器后成立的clock500MHz约束。

这是一个有趣的问题。
迫不及待地想你的回应

有一件事我很好奇在什么进程或设计
， 这将使500MHz的这种
高时钟频率没有任何时间的行为？

 

[seasonyangd]

我可以理解的结果案例1和案例2之间的不同。这是由于时钟频率上升。
该intresting的案例3。为解释等待！

 

[rol73]

案例3相当于案件1：

而在案例2的所有路径（12兆赫的路径太）的频率为高频（和大小willl增加），如果3只原来的路径在500 MHz频率将在500兆赫（这是一个案件analisys，但她的影响仅限于MUX和他的逻辑锥）...

 

[tom123]

， 最好分成一个时钟复用逻辑

个别模块，那么其他模块将只有一个时钟，

你可以合成它们分开，这很容易。

akp494说：

嗨

在我的RTL我有两个时钟作为一MUX输入此案。
一个是500 MHz的时钟，另一个是12兆赫。
当复用器选线是'0'，那么500 MHz的时钟被选中。
该复用器输出的时钟提供的模块。下面是我在合成时，我没有使用此设计DC几点看法。1）首读，我没有告诉工具，有我的设计的时钟门控。
不过，我指定的两个时钟。
直流没有报告任何时间的行为。
地区遭到约53光非组合区被足金，其余组合区。
但我可以同时看到500兆赫和12兆赫的时钟团体计时报告。2）第二次我删除了从RTL MUX和500 MHz的时钟相连，直接向所有的模块和综合设计。
没有时间侵犯的报道，但令人惊讶的面积已经upto 90K我认为这是大幅增加。3）我第三次努力，在实例化的RTL复用器细胞。
这复用器细胞是从图书馆的目标。
余合成这种设计和使用set_case_analysis。
我通过设置选择行的值为0，使500 MHz的时钟选择了案例分析。
现在还没有时间侵犯的报道，但地区遭到约7.8万。在上述所有非案件组合面积保持在足金相同。
只有组合地区正在发生变化。我真的从DC混淆这些奇怪的结果。
是否有人可以解释我为什么这些奇怪的结果是由区议会报告。预先感谢。

普拉萨德