限制对垫？

[jjww110]

当使用DC或角，我们应该限制在垫或核心（无垫），哪种方法更好？

 

[silencer3]

适用于所有的核心无约束和综合木卫一垫它。合成后
， 插入使用脚本或手动网表木卫一垫。但是
， 如果乌拉圭回合插入之前
， 港口及机场发展到RTL合成，然后将所有木卫一垫1 dont接触，并合成。

更好地跟踪自下而上编译stratagy以达到更好的性能。使用增量编译也。

 

[Ȩ]

We set constraints on core, then we hand instantiate PAD, 最后
， 我们通过模拟来查找和修复垫相关的计时问题。最好的问候
jjww110说：

当使用DC或角，我们应该限制在垫或核心（无垫），哪种方法更好？

 

[Ӣʽ]

适用于所有的核心无约束和综合木卫一垫它。合成后
， 插入使用脚本或手动网表木卫一垫。但是
， 如果乌拉圭回合插入之前
， 港口及机场发展到RTL合成，然后将所有木卫一垫1 dont接触，并合成。

 

[lijian_18]

不过
， 片会引入额外的延迟时序路径，如果你只是合成的核心，请添加输入和输出延迟更多的利润。

 

[Guest]

[No message]

 

[Guest]

您必须选择正确的IO焊盘具有正确/适当的内在时序延迟...否则你将不得不限制在非常高的时钟频率的内核设计
， 以达到您的规范。虽然你可以实现你的规范，布局工程师将面临困难
， 你必须综合自己的核心规范在您的10倍。

 

[rakeshnunna]

其更好的约束不无垫只有核心。1分钟后添加：

对不起我的意思是说，最好是无约束垫的核心。

 

[luancao]

DC是用于合成的
， 而PT是时序分析。

对于时序分析，当然，你应该得到它在整个芯片级别。IO是最重要的组成部分之一
， 而且往往是关键路径。

用于合成IO是当作一个宏。你可以按照你的决定设计流程。我经常得到它只是连接
， 由区联系起来。

但愿这是帮助。

 

[Guest]

之前是否有一些规范的整合
， 因为芯片的范围内书面方式的I /输出脚本的基本规则，是不是很清楚了吗？