需要一个简单的源代码

[farrokhiyan]

大家好，
我是在VHDL的初学者。我需要的是VHDL语言的FPGA合成数字集成简单的源代码。你能帮我吗？

殖。

 

[Guest]

[No message]

 

[Guest]

代码：

图书馆ieee;

使用ieee.std_logic_1164.all;

使用ieee.numeric_std.all;实体signed_integ是

通用

（

DATA_WIDTH：自然：= 8

）;

港口

（

时钟：在锁相环;

复位：在锁相环;

答：在签署的（（DATA_WIDTH - 1 downto 0））;

结果：缓冲区签署downto 0（（DATA_WIDTH - 1））

）;

最终实体;架构signed_integ的RTL

开始

进程（时钟，重置）

开始

如果复位= '1'，那么

结果“=（其他=”'0'）;

elsif rising_edge（时钟），那么

结果“=结果 1;

如果结束;

结束进程;

结束劳动教养;