需要帮助的两个过程结合在VHDL

[Digit0001]

您好有人能建议如何，我会结合成一个进程下面的代码？该代码是由一个计数器和状态的机器，我想作出一个过程。这个问题我有我此刻是计数将无法工作，因为有冲突，所以我想在一个过程。 [代码]架构pulseDesign行为的类型StateType是（LowState，HighState）;信号nextState，状态：StateType;信号计数：std_logic_vector（3 downto 0）;开始--------------- ------------------------------ - 计数器的过程（时钟，复位，计数）开始如果（rising_edge（CLK）的），那么国家

 

[TrickyDicky]

想想你在做什么。只发生的冲突，因为你试图分配2个不同的地方计数。你需要思考的逻辑。你不能指望在异步过程，因为它就是这样 - asynchrnous。基本上，为单个进程的状态机：[代码]进程（时钟，复位） - 开始只有时钟和sensitivty清单需要复位复位= '1'再算上

 

[N vijay kumar]

嗨，开始总是@（posedge CLK）的开始，如果（复位）计数

 

[TrickyDicky]

你贴在一个关于线程的Verilog VHDL语言！

 

[Digit0001]

谢谢，我现在明白了

 

[Digit0001]

我有一个问题，当我模拟的代码。修改后的代码不改变状态，计数器不计数。这是我的代码：[附上] 55075 [/重视]这包括我在模拟器和实施工作。

 

[N vijay kumar]

在维数不敏感清单时的状态LowState =>“TEMP如果（脉冲= '1'），然后计算应用在时钟的负EDGE信号

 

[Digit0001]

在Temp是用来保存最后的计数值。其目的是因为我测量脉冲宽度的时期。