需要帮助，在这样的编码一个Verilog的双向端口。

[GoldServe]

嗨，我需要一些的Verilog编码帮助。我试着写一个状态机，完成下面的逻辑跟踪。 USB数据总线是双向端口USB信号到芯片的命令信号。 WR＃和FRD＃读取和写入到芯片的JTAG信号选标准的JTAG信号和TDO（IO35）芯片，如果你看一下在跟踪，你会看到，在时间t 3.2355小时，FRD的＃去低，双向端口马上改变方向和数据输出到数据总线。像这样编码的任何帮助将是有益的！

 

[avimit]

HI 1。 FRD的时间t 3.2355小时，是不会改变，其西铁，这是改变2。我看不到任何方向变化的数据总线的任何设计，因此数据（？）看起来，像一个单向总线而非双向总线3迹象。如果你能给我一个明确的解释，我希望能够帮助。我想还挺简单hanlde BI - DI在VHDL或Verilog巴士。 KR，AVI http://www.vlsiip.com

 

[GoldServe]

如果你仔细看3.2355，光标发送，你会看到其实FRD的变低。令我感到困惑的是，FRD的变低时，数据总线得到转移从以前的JTAG周期，使逸岸总线是双向的价值。刚刚迷上了FRD的，因为不存在延迟FRD被放在数据总线上的数据时变低时，这使我相信，是由控制器和三态总线的三态控制。请告诉我，如果我的假设是正确的的！谢谢！