需要帮助

[senthilkumar]

海。

我写这样的代码

图书馆的IEEE ;
使用IEEE.STD_LOGIC_1164.ALL ;
使用IEEE.STD_LOGIC_ARITH.ALL ;
使用IEEE.STD_LOGIC_UNSIGNED.ALL ;

-取消以下行的声明说
， 使用的
-提供的实例赛灵思原始组成部分。
-图书馆UNISIM ;
-使用UNISIM.VComponents.all ;

实体的VGA是
港口（ clk_raw ：在std_logic ;
vsync ：出std_logic ;
hsync ：出std_logic ;
r ：出std_logic_vector （ 1 downto 0 ） ;
g ：
接受 了std_logic_vector （ 1 downto 0 ） ;
B组：出std_logic_vector （ 1 downto 0 ） ） ;
年底的VGA ;

建筑行为的VGA是
不断CounterXMax ：整数： = 767 ;
-不断CounterYMax ：整数： = 31 ;
信号clk_div ： std_logic_vector （ 1 downto 0 ） ;
信号时钟： std_logic ;
信号CounterX ： std_logic_vector （ 9 downto 0 ） ;
信号CounterY ： std_logic_vector （ 9 downto 0 ） ;
信号vga_HS ： std_logic ;
信号vga_VS ： std_logic ;

开始

进程（ clk_raw ）
开始
如果（ clk_raw '事件和clk_raw = '1 ' ） ，然后
clk_div “ = clk_div 1 ;
时钟“ = clk_div （ 1 ） ;
如果结束;
结束进程;

进程（时钟）
开始
如果（时钟'事件和时钟= '1 ' ） ，然后
如果（ CounterXMax = 767 ） ，然后
CounterX “ = ” 0000000000 “ ;
其他的
CounterX “ = CounterX 1 ;
如果结束;
如果结束;
结束进程;

进程（时钟）
开始
如果（ counterXMax = 511 ） ，然后
如果（ CounterY = 511 ） ，然后
CounterY “ = ” 0000000000 “ ;
其他的
CounterY “ = CounterY 1 ;
如果结束;
如果结束;
结束进程;-进程（时钟）
-开始
-如果（时钟'事件和时钟= '1 ' ） ，然后
- vga_hs “ =伯爵
-
完 如果;
-结束进程;

工艺
动工
等到（ clk'EVENT及时钟= '1 ' ） ;
vga_HS “ = to_bit （ CounterX （ 9 DOWNTO 4 ） = ” 101101 “ ） ;
vga_VS “ = to_bit （ CounterY = ”一万一千一百十一点零一万“ ） ;
结束进程;为此行为;之后
， 我的合成，二有这样的tthe错误开始进程“合成” 。================================================== =======================
*高密度脂蛋白汇编*
================================================== =======================
编译的VHDL文件D组： /工作/ XessBoard / vga_vhdl_test / vga.vhdl在图书馆工作。
错误： HDLParsers ： 808 - D组： /工作/ XessBoard / vga_vhdl_test / vga.vhdl线78 。to_bit不能有这样的操作在这方面。
错误： HDLParsers ： 808 - D组： /工作/ XessBoard / vga_vhdl_test / vga.vhdl线79 。to_bit不能有这样的操作在这方面。
- “

总内存使用量是45400字节错误： XST失败
进程“合成”没有完成。我要如何解决一个。

任何alternatice代码？ ？ ？<img src="images/smiles/icon_rolleyes.gif" alt="滚动的眼睛" border="0" /><img src="images/smiles/icon_rolleyes.gif" alt="滚动的眼睛" border="0" /><img src="images/smiles/icon_rolleyes.gif" alt="滚动的眼睛" border="0" />

 

[Ī]

ü要生成的时间显示，
对不对 ？
我 写一个类似的策略，根据国际电联彩铃601 ，
我 使用quartusii 。
我无法理解我们的代码。
ü可收件箱，我们可以讨论这个问题

 

[׿Խ]

一些函数无法使用
， 您可以参照的IEEE图书馆

 

[jelydonut]

该行78和79 ？请记住人是懒惰
， 不想hafta搜索..

jelydonut

 

[Husoo]

尝试使用如果子句而不是to_bit （ ）

例如：如果康德的VGA “ = '1 ' ;其他的VGA ” = '0 ' ;如果结束;

 

[leonyang]

转换功能to_bit （ ）在std_logic_1164包不能适用于布尔类型运算。您可以超载它执行你想要的。

 

[Ż]

senthilkumar写道：

海。信号vga_HS ： std_logic ;

信号vga_VS ： std_logic ;

vga_HS “ = to_bit （ CounterX （ 9 DOWNTO 4 ） = ” 101101 “ ） ;

vga_VS “ = to_bit （ CounterY = ”一万一千一百十一点零一万“ ） ;

错误： HDLParsers ： 808 - D组： /工作/ XessBoard / vga_vhdl_test / vga.vhdl线78 。
to_bit不能有这样的操作在这方面。

错误： HDLParsers ： 808 - D组： /工作/ XessBoard / vga_vhdl_test / vga.vhdl线79 。
to_bit不能有这样的操作在这方面。

 

[vvsvv]

我所做的视频acquicision太多，
您可以复制您的源代码
， 以我的电子邮件。
然后让我们讨论这个问题吧！

s20020423 （上） eyou.com