需要时钟门控设计建议

R

Rogov

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嗨，伙计们。我们用我们的项目的时钟选通。我们的IP SC库只包含一种类型的时钟门控单元 - latch_posedge 从项目摘录这里View attachment 50052正如你可以看到有2个时钟。从主时钟产生域。我对这个设计的正确性表示怀疑。域名gclk_p是确定：当主时钟的关闭（0）gclk_p的关闭（0）。但域gclk_n的有效性问题：当主时钟的关闭（0）gclk_n可以是关闭（0）或（1）。这取决于在关闭（0）主时钟切换时间对EN的锁存端口值。我说得对这种设计是值得怀疑的？我认为这将是更正确的地方后，才有权对主时钟negedge触发寄存器锁存器中的逆变器。谢谢提前。安德鲁。
 
H正如你可以看到有2个时钟从主时钟产生域。
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然后，当主时钟关闭，同时关闭。当主时钟上，它依赖的EN。
 
[QUOTE = jducluzeau; 798073]然后，当主时钟关闭，同时关闭。当主时钟上，它依赖的EN [/QUOTE]这是正确的。但是它正确做这样？也许错位的主时钟逆变器，以保证一定的gclk_n关闭状态？
 
如果EN是不一样的是没有问题的做到这一点。两个时钟域，可以在同一时间启用。你不需要逆变器
 
所以，这样的设计比较好？ View attachment 50063 PS我们也使用内部扫描技术，因此实际上latch_posedge有端口SE（ENL = SE | EN）。和TetraMAX不喜欢不确定的时钟关闭（当主时钟= 0）在gclk_n域（1'st的设计变异）寄存器的值设计。这就是为什么它创作出了问题。
 
这是不是更好。它只是差异。你将有gclk_p和gclk_n dephases。这就是一切。我不明白你的意思。这是没有问题有一个与tetramax时钟域关闭。它总是做了TFT为例。
 
确定。我同意这只是不同的。然后让我们转移到另一个问题:)我得到C1在域gclk_n陷入冲突：时钟规则：C1时钟督察关未能强制关闭时钟输入N扫描SI（G）。默认严重性：错误的事实。当主时钟= 0，那么gclk_n = X所以，我应该只是忽略呢？非常感谢很多的答案:)
 
当主时钟= 0，时钟门控单元格等于1。那么锁存器是透明的，gclk_n上EN而定。在您的序列进入扫描模式EN = 1把。如果EN = 1，gclk_n =不（主时钟），甚至当主时钟= 0;
 
不！主时钟= 0 - > CLK（latch_posedge）= 1 - > latch_posedge在HOLD状态 - > gclk_n =（ENT | SET），其中：耳鼻喉科 - EN的值从'1'到'在主时钟过渡时刻0';设置 - 的SE值在主时钟过渡的时刻，从'1'到'0'。 “C1”检查perfomed由TetraMAX通过切断时钟（即主时钟）的主要投入。然后双方耳鼻喉科和集没有定义（X）[COLOR =“银”] [SIZE = 1 ]----------发表于00:20说----------前发表于00:14被----------[/SIZE] [/COLOR]这也许tetramax要求并不需要得到满足... ...我在这方面真正的新手。我得到了只有3个月的经验：）这就是为什么我有一些疑问。
 
为什么耳鼻喉科和发送的没有定义？当你运行Tetramax，你把一个序列在扫描模式下的设计。我想从一个寄存器EN来。在这个序列写入该寄存器，例如。但在scanmode你应该能够控制SEN，进而控制它。如果不这样做，有一个在您的设计问题。
 
确定。我得到执行后setup_macro SE = 0; EN = X你打算写控制寄存器EN？我认为这是不正常... ...在setup_macro它应该设置JTAG控制器[COLOR =“银”] [SIZE = 1 ]----------发表于00:37 ----------说是在上一篇00:36 ----------[/SIZE] [/COLOR]和EN是只是一些内部寄存器控制
 
其实，我thougth来控制JTAG登记，但如果EN EN由内部寄存器控制。为什么EN = X，这个注册应该是在安装过程中宏reseted。
 
好吧，我认为这个问题可以考虑解决。我们的门控时钟的设计是好的，但它是有点儿特殊:)非常感谢！我想通了！ ：- D大论坛！
 
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