顶层的Verilog与VHDL设计实体

[niklar]

喂，

我有几个VHDL的实体
， 我想实例在顶层的Verilog文件。这怎么办呢？

谢谢

 

[Guest]

这取决于模拟器使用。如果您使用的ModelSim ，检查混合仿真章节用户指南

塔希提岛

 

[Guest]

此外，它取决于合成

 

[niklar]

嗯，我们正试图运行分析仪的设计概要。有一个比较好的教程的Verilog设计。

然而，我们的代码是用VHDL语言。因此，我们可能已到“武力”设计分析处理
， 或作出顶层Verilog代码
， 并以某种方式instatiate的VHDL实体它。

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="滚动的眼睛" border="0" />用VHDL的问题是
， 我们无法找到了
， 我们必须指定技术（ cmosp18 ） 。它把默认- GTECH （普通技术？ ）

 

[my_garden]

男子*或
的 FPGAV可以做这项工作。和规格*朗姆酒或X - VHDL语言可以转让这两个词。

 

[Guest]

[No message]

 

[Guest]

niklar写道：

嗯，我们正试图运行分析仪的设计概要。
有一个比较好的教程的Verilog设计。然而，我们的代码是用VHDL语言。
因此，我们可能已到“武力”设计分析处理，或作出顶层Verilog代码，并以某种方式instatiate的VHDL实体它。
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="滚动的眼睛" border="0" />

用VHDL的问题是，我们无法找到了，我们必须指定技术（ cmosp18 ） 。
它把默认- GTECH （普通技术？ ）

 

[Guest]

niklar写道：

嗯，我们正试图运行分析仪的设计概要。
有一个比较好的教程的Verilog设计。然而，我们的代码是用VHDL语言。
因此，我们可能已到“武力”设计分析处理，或作出顶层Verilog代码，并以某种方式instatiate的VHDL实体它。
<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="滚动的眼睛" border="0" />

用VHDL的问题是，我们无法找到了，我们必须指定技术（ cmosp18 ） 。
它把默认- GTECH （普通技术？ ）