驾驶的Verilog测试平台一Bidrectional信号

R

Renjith

Guest
嗨,
如何编写Verilog的测试平台
, 驱动值双向端口。
可有人提出一个简单的例子。

假设一个模块有一个双向总线,时钟,启用,RW

感谢事先

Renjith

 
我没有使用的测试平台的Verilog,所以我不能举一个例子。(我假设,Verilog的课本)。但它很简单,你可驱动0,1或Z的每个总线位,如在硬件测试。

 
您可以使用“trireg”,和下面的链接也许可以帮助您!
http://www.edaboard.com/viewtopic.php?t=303181&highlight=trireg

 

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