）”SystemC

[gerdemb]

我刚开始与合作，在威盛康模拟Verilog和SystemC和我有一个基本的问题。如果我更换一个具有相同层次SystemC模型的Verilog模块可以继续使用任何的Verilog跨所有在Verilog的探讨模块参考？

例如
， 如果我以取代具有完全相同的层次SystemC的版本的Verilog模块加法器，将在test1和test2分配工作或我所接触到的模块的引脚？如果该转让改为部队（即武力adder_0.foo 1'b0）。

感谢您的帮助！

干杯，
本

模块埃舒(...);
...
加法器adder_0 (...);
test1 = adder_0.foo;
测试类别2 = adder_0.dff_0.Q;
endmodule

模块加法器(...);
丝富;
事实上的部队dff_0 (...)
endmodule

模块事实上的部队(...);
...
丝Q
endmodule

 

[Guest]

[No message]

 

[Guest]

我想你做不到的话，因为这样做协同仿真，风险投资产生的包装
， 只包括一个SystemC模块的端口信号，您只能访问模块的港口。但是，您可以构建一个资深模块一些调试端口和连接它们的内部信号。