16位转移VHDL

[jianhuachews]

嗨，大家好，我该如何去转移4位，4位在一个16位输出数据？比如我有“0000000000000000”，然后我只能在一个时间（让说，我在“1111”第一次和“1010”第二次发送）发送4位，所以我的输出应该显示类似“0000000000000000”的东西=> “0000000000001111”=>“0000000011111010”的任何指导？

 

[vipinlal]

output_data（15 downto 4）

 

[alexan_e]

Assumind一个my_vector std_logic_vector（15 downto 0）my_vector

 

[jianhuachews]

您好vipin。我把你的意见，并创建一个测试。我选中的波形，我想它的运作方式。但赛灵思ISE给了我这个错误

错误：XST：827 - “/ EDCP6/proj15/jianhua/vhdl/TopLevelKeyTest/Proj_decoder.vhd”第22行：信号key_data不能合成的，坏的同步说明。在当前的软件版本不支持您使用的是来形容一个同步元素（寄存器，内存等）的描述风格。 - >

有什么建议？ [代码] LIBRARY IEEE;使用IEEE.STD_LOGIC_1164.all;使用IEEE.STD_LOGIC_UNSIGNED.all;实体key_decode端口（key_out：出std_logic_vector（15 downto 0）; enable1：出std_logic; row_indata，column_in：std_logic_vector（3 downto 0 ）; CLK1：std_logic）;结束key_decode;架构key_decode行为key_data信号：std_logic_vector（3 downto 0）;信号key_out_s：std_logic_vector（15 downto 0）;开始enable1