8位ALU的Verilog代码

[chooandmi]

嗨！我研究Electical工程。但它很难为我。它的ashame我coulnt赶上。我得到的硬件来完成的8位ALU使用ModelSim的减法，加法器，乘法器，除法选项和2位选信号。我不知道如何下手。你能progamming向导的帮助下帮助？越早越好

 

[ramana459]

这是示例代码。但除法运算符号不会工作赛灵思为师，你应该写使用算法模块alu_code（CLK，复位，A，B，出，SEL）;输入时钟，复位，输入[7:0] A，B，输入[1 ：0] SEL;输出[8:0]进行; REG [8:0]进行;总是@（posedge CLK）（复位）出= 9'bX_xxxx_xxxx;其他情况下（SEL）00：OUT = A + B; 01：OUT = A - B; 10：出= A * B; 11：OUT = A / B / / / /这个操作符不能工作在Xilinx ENDCASE endmodule

 

[ljxpjpjljx]

ALU有不同的需要不同的代码版本！

 

[manish12]

LIBRARY IEEE;使用ieee.std_logic_1164.all; ---------------------------------使用ieee.std_logic_unsigned.all; ---------------------------实体vhdl_alu端口（：std_logic_vector（7 downto 0），B：std_logic_vector（7 downto 0 ）; SEL：std_logic_vector（3 downto 0）; CIN：std_logic; Y：出std_logic_vector（7 downto 0））;结束vhdl_alu; ------------------- ----------------------------------------- vhdl_alu数据流体系结构是---- -------------------------------------------------- ------ arith信号：std_logic_vector（7 downto 0）;信号的逻辑：std_logic_vector（7 downto 0）; ------------------------ ------------------------------------开始------------- ----------------------------------------------- SEL（ 2 downto 0）选择arith