ADC和记忆体设计

[fresh_easy]

您好球员，

对我国学校项目我们正在建设一个PC机与数字示波器的带宽10MHz时
， 我需要帮助的设计。

我想抽样信号注入ADC和存储在RAM中的价值。关键是我不想失去任何样品和您无法读取和写入内存在同一时间（我觉得） 。好了，有三个渠道（ ch1 ， CH2的，
电话 分机） ，但让我们集中于一，由于设计将类似的休息。

它包括一个ADC和两个公羊。

模数转换器将写信给RAM1
， 直到它充分然后切换到Ram2 ，
那我会 读取RAM1然后读取时的ADC RAM2填补它。
那么这个循环继续下去。然后将数据读取事先知情同意微控制器和发送到USB端口上进行处理。

我可以在C程序，大会和VHDL 。我很熟悉的微控制器和CPLD 。任何建议
， 以便更好地改善我目前的设计？

 

[echo47]

听起来像是不错的项目！

而不是使用常规内存，考虑先进先出。它可以读写同时，它已经包含的地址计数器。一种流行的FIFO制造商赛普拉斯。
http://www.cypress.com/

 

[fresh_easy]

谢谢，我从来没有听说过
， 但声音的FIFO之前很酷。阅读和书写在同一时间!!!!!!只是惊人再次感谢。

 

[baonguyenpro]

良好的高密度脂蛋白项目在H ** p ： / / www.opencores.com
最后编辑的baonguyenpro关于2006年11月12号
9时58分 ;编辑1次在总

 

[fresh_easy]

酷，谢谢我
会 看看。该网站看起来很酷。

 

[melc]

设计为10MHz带宽的DSO诺不是一个简单的事情甚至用FPGA 。
一个古老和参考设计可以在这里找到：
http://alternatezone.com/electronics/dsoamk3.htm
请记住
， 10MHz时诺带宽意味着至少为20MHz奈奎斯特采样，并采样高达40MHz可能有必要获取各种形状的信号。

成功，

 

[Guest]

看到这个帖子
这将有助于你很

http://www.edaboard.com/viewtopic.php?t=41841

和我建议实施的FPGA内部的RAM

关心，
萨勒马

 

[fresh_easy]

塞勒马阿里贝克尔写道：

看到这个帖子

这将有助于你很h ** p ： / / www.edaboard.com/viewtopic.php?t=41841和我建议实施的FPGA内部的RAM关心，

萨勒马

 

[Guest]

嗯，没有简报在所有

ü应考虑到访问时间的内存，以便选择它的大小

 

[fresh_easy]

在这里。很抱歉再次。
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