AMS环境中遇到的问题在拟定

[aaronhor]

嗨，我有遇到的问题，阐述我的项目。首先，我在我的项目的VHDL块，即DPWM，PID_compensator和ADC。我已经成功连接的DPWM和PID_compensator一起编译，阐述他们没有任何错误。因此，我假定块的确定和准备模拟。问题出现在ADC模块。我觉得出现的问题，因为我用VHDL语言描述，而比的Verilog - AMS或VHDL - AMS。出现以下错误消息：ncelab：*电子，CFMPTC（.. / HC / zzz_adc /原理图/ verilog.vams，17 | 51）：VHDL的端口ADC_DELAY_CELL_3.OUTPUT（../hc/adc_delay_cell_3/entity/vhdl.vhd：第10行，位置16）的类型不兼容与Verilog。 correspong VHDL的端口：端口（VDD：在实际范围为0.0至5.0;输入：STD_LOGIC;复位：在STD_LOGIC;输出：OUT STD_LOGIC）;错误消息指出，输出端口是用verilog是不相容的。但我怀疑这是由于输入端口VDD？在这种情况下支持的类型真正吗？我使用的连接模块快速入门教程中使用的一个复制。我刚才复制的整个连接的lib模块，并使用它。我使用的连接的规则是ConnRule_25V_mid。感谢很多

 

[arunkumar446]

任何一个可以告诉我什么是阐述。预先感谢。