CMOS组合/ seqential逻辑电路

[tomorrowglue]

嗨，

在设计单元库的立场CMOS电路，为什么对称的上升/下降的过渡时间是很重要？是平衡的上升/下降的单弧传播延迟也需要，为什么？对于电路多个输入，执行不同的弧的传播延迟需要平衡，为什么？

东西我可以想到的CMOS电路设计时考虑的问题是：
1）电力
2）时间限制：允许繁殖延迟和上升/下降转换

还有没有其他的东西

谢谢您。

 

[kumar_eee]

当你想减少延迟
， 在时钟路径中，你应该有平等的上升和下降时间的缓冲区。因此
， 有wont任何时钟路径改变，否则
， 很可能在时间上违反了..

 

[Guest]

[No message]

 

[tomorrowglue]

谢谢kumar_eee。平等的上升/下降的时钟路径为50％占空比是吗？是否有一种细胞
， 用于时钟路径specificly spectial组？我的问题是这些细胞（如果有的话），将永远不再使用的时钟的道路上，他们需要有一个平等的上升/下降时间？可以定期和或门将于时钟路径？

 

[kumar_eee]

平等上升/下降时间的手段不是50％的占空比。占空比指高低温时钟脉冲周期。<img src="http://www.altera.com/support/devices/pll_clock/images/fig1_duty_cycle.gif" border="0" alt="CMOS Combinational/seqential Logic Circuits" title="CMOS组合/ seqential逻辑电路"/>它没有必要
， 所有细胞都有平等上升和下降时间。同样，它依赖于图书馆的要求。当您设计同样上升的库单元/下降时间，它需要更多的努力。

通常我们使用缓冲区/逆变器（同样上升及下降时间）在时钟路径。我们dont使用任何其他的时钟路径组合细胞。唯一的细胞外的逆变器/缓冲器我们在时钟路径使用时钟门细胞。

 

[tomorrowglue]

kumar_eee，你能解释一下你的第一个回答：“为了使人们wont任何时钟路径改变，否则
， 很可能在时间上违反了”。我想你讲平等的上升/下降时钟上升沿重要的是-为何如此重要？你能举个例子？