DDS驱动器PLL问题

[saulbit]

大家好。现在我设计一个合成器从800MHz到1000MHz。我选择的VCO。但我不得不面对一个棘手的问题：输出频率分辨率为1Hz。我有一个DDS覆盖为20MHz〜80MHz的，频率分辨率0.2Hz，我可以使用这个DDS的，作为一个PLL，ADF4107等参考。然后什么DDS的马刺呢？他们将被放大20 *日志（N）？否则会被过滤PLL环路滤波器外？ 3ks。 [SIZE = 2] [颜色=＃999999] 3分钟后添加：[/彩色] [/SIZE]我设计了一些锁相环，但参考OCXOs和他们的频率分辨率为10MHz。我不知道是否DDS可以PLL参考。请问anybode告诉我一些recommadations吗？

 

[summersonic]

您好saulbit我有一些经验DDS和PLL两轮频率synthsizer.if您使用ADF4107参考输入DDS输出，输出频谱的马刺队，将扩增为20 *日志（N）的，所以不会输出频谱纯度很好。可以提高使用混频器，PLL，架构平衡减少ñ，然后减少马刺马刺队。

 

[fenfei]

骨刺将扩增为20 *日志（N）的，你应该确保后apmlified，正将符合要求的。 DDS的输出是太宽，在循环的刺激将是非常糟糕。

 

[biff44]

合成器设计的艺术，涉及到使用一些嘈杂的来源，以不同的方式，实现好下场的，你想要的结果。是一个PLL将扩大20日志N DDS的马刺队，但仅在PLL控制环路带宽。如果你有1 kHz的环路带宽，和你有一种鞭策，在1兆赫的载体，它将会通过20LogN扩增，但降低了环路滤波器的低通响应可能在60至100分贝！所以你的问题的答案是“也许”。与VCO的DDS混合，然后将其数字分压器消除20Log ñ DDS刺激放大，但增加了零件/复杂性，因为你不希望锁定图像的频率混频器的！可能需要用DAC pretuning的VCO，或也许镜像抑制混频，因为你都在思考的DDS是低频。