DFT的错误

G

gaom9

Guest
你好，我想使用的DFT编译器插入扫描链的设计，但也有一些错误，我无法找出原因。
在这种设计，有两个时钟
， 我想购买6扫描链中。
错误如下所示。

信息：从测试设计规则检查。（试验222 ）
载荷试验协议
基本检查... ...
...基本顺序细胞检查...
...检查载体规则...
错误：非法背景（程序“ multiclock_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 1 ）
错误：非法背景（程序“ allclock_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 2 ）
错误：非法背景（程序“ allclock_launch ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 3 ）
错误：非法背景（程序“ allclock_launch_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 4 ）
错误： miscounted项目（部队钟表已经3价值观而不是4个程序“ multiclock_capture ” ） 。（使用V10 - 1 ）
错误： miscounted项目（部队钟表已经3价值观而不是4个程序“ allclock_capture ” ） 。（使用V10 - 2 ）
错误： miscounted项目（部队钟表已经3价值观而不是4个程序“ allclock_launch ” ） 。（使用V10 - 3 ）
错误： miscounted项目（部队钟表已经3价值观而不是4个程序“ allclock_launch_capture ” ） 。（使用V10 - 4 ）
错误：无法执行设计规则检查。（测试- 1311 ）
0

密度泛函理论的脚本如下所示。
是否有任何错误存在，
好吗 ？＃指定测试组件在筹备creat_test_protocol
read_file格式DDC的映射/ compile_top.ddc

create_port方向“中的”重置TEST_MODE ） （

set_dft_signal视图existing_dft型ScanClock定时（ 4.5 5.5 ）端口时钟
set_dft_signal视图existing_dft型ScanClock定时（ 4.5 5.5 ）端口wb_clk_lower
set_dft_signal视图existing_dft型复位积极0端口复位
set_dft_signal视图existing_dft型恒有源1端口TEST_MODE

set_scan_configuration - clock_mixing mix_clocks

set_scan_configuration式multiplexed_flip_flop

set_scan_configuration - chain_count 6

＃从上述spectifications ，创建测试协议

create_test_protocol

＃检查测试协议

dft_drc

＃写出测试协议

write_test_protocol输出报告/ protocol.spf

compile_ultra - num_cpus 4扫描

＃自动

＃设置使用的信号
set_dft_configuration - fix_clock使- fix_reset使- fix_set启用
set_dft_signal型TestMode端口TEST_MODE
set_dft_signal型TestData端口时钟
set_dft_signal型TestData端口wb_clk_lower
set_dft_signal型TestData端口复位

＃设置的类型
， 自动
set_autofix_configuration型时钟test_data时钟， control_signal TEST_MODE
set_autofix_configuration型时钟test_data wb_clk_lower - control_signal TEST_MODE
set_autofix_configuration型设置test_data复位control_signal TEST_MODE
set_autofix_configuration型复位test_data复位control_signal TEST_MODE

preview_dft
insert_dft
dft_drc
report_scan_path链所有

＃ finnal工作

change_names规则的Verilog层次

＃检查结果
report_dft “报告/密度泛函
report_scan_configuration “报告/ scan_config
report_dft_signal视图existing_dft “报告/ dft_signals
report_scan_path视图existing_dft链所有“报告/ scan_chains
report_scan_path视图existing_dft细胞所有“报告/ scan_cells

＃手关闭
设置test_stil_netlist_format的Verilog
收件氟的Verilog -氢氧映射/ top.v
write_test_protocol邻映射/ top_SCAN.spf

＃保存设计
写格式DDC的层次输出映射/ top.ddc谢谢您！
最好的问候！

 
你为什么要购买这个在您的脚本？ ？set_dft_signal型TestData端口时钟
set_dft_signal型TestData端口wb_clk_lower
set_dft_signal型TestData端口复位时钟
及 复位信号是Testdata在您的设计或什么？ ？时间后1小时55分钟：应当

型ScanClock
型复位

 
使用
create_test_protocol - infer_clock
- capture_procedure multi_clock

multi_clock将创建一个协议文件
， 该文件使用的通用程序捕获所有捕获时钟。

ASIC的dft.com时间在3小时后25分钟：您好jaydip ，

对于一些测试信号，我们需要添加“ set_dft_signal型TestData端口重置”以及。这种方式通知虚拟现实的工具
， 这些信号可用于自动修正。

ASIC的dft.com

 
您好sunilbudumuru
非常感谢您的回复。
我一直努力的命令。
create_test_protocol - infer_clock - capture_procedure multi_clock

以上的错误已经解决。但另一种错误出来。

dc_shell “ dft_drc - coverage_estimate
模式： Internal_scan ...
设计了扫描链在此模式
设计是扫描路由
后启用的DFT金

信息：从测试设计规则检查。（试验222 ）
载荷试验协议
基本检查... ...
...基本顺序细胞检查...
...检查载体规则...
错误：非法背景（ measure_sco必须在最后一场比赛在程序“
Shift ”
键 ） 。（ V8引擎- 1 ）
错误：无法执行设计规则检查。（测试- 1311 ）
0
dc_shell “

我已经找到了user_guide ，但没有任何信息
， measure_sco ，
我 应该怎么办
， 以解决此错误，请？

谢谢您！
最好的问候！您好jaydip ，
以上的定义是正确的
， 我认为，他们是一样的user_guide样本。

感谢您的来信。

 
set_dft_signal视图existing_dft型重置端口复位
试试这个
我认为u使用重置端口数据端口

 
您好， HolySaint
非常感谢您的回复。在以上脚本中，我说的命令为：
set_dft_signal视图existing_dft型复位积极0端口复位
并作为sunilbudumuru说
， 上述情况，
我 确定重置端口作为TestData中使用自动更正。我看到这个定义中的DFT编译器用户指南。
是否有任何问题
， 这个定义，
好吗 ？

谢谢您！
最好的问候！

 
gaom9写道：

您好， HolySaint

非常感谢您的回复。
在以上脚本中，我说的命令为：

set_dft_signal视图existing_dft型复位积极0端口复位

并作为sunilbudumuru说，上述情况，我确定重置端口作为TestData中使用自动更正。
我看到这个定义中的DFT编译器用户指南。

是否有任何问题，这个定义，好吗？谢谢您！

最好的问候！
 
您好朋友，

ü必须提到的DFT信号（强制） 。
为自动，提及“ testdata ”信号。因此
， 该工具会考虑测试数据信号为目的的汽车操纵。

ASIC的dft.com

 
您好， sunilbudumuru

你知道为什么新的错误上述出来？是否有任何错误
， 我的脚本设置？

谢谢您。
最好的问候！

 
您好好友，

使用下面的测试时间设定在了该议定书。

test_default_delay = 0
test_default_bidir_delay = 0
test_default_strobe = 4
test_default_period = 10
test_stil_multiclock_capture_procedures =真实

请。upadte如果工作或没有。

ASIC的dft.com
苏尼尔budumuru

 
我没有成功的乌拉圭回合脚本来解决test_clk

所以我想ü设置是正确的。

如何增加sunilbudumuru说什么

我说

 
您好， sunilbudumuru
我一直努力的建议。但是
， 一些错误仍然出来...

信息：从测试设计规则检查。（试验222 ）
载荷试验协议
基本检查... ...
...基本顺序细胞检查...
...检查载体规则...
错误：非法背景（程序“ multiclock_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 1 ）
错误：非法背景（程序“ allclock_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 2 ）
错误：非法背景（程序“ allclock_launch ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 3 ）
错误：非法背景（程序“ allclock_launch_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 4 ）
错误：非法背景（ measure_sco必须在最后一场比赛在程序“
Shift ”
键 ） 。（ V8引擎- 5 ）
错误： miscounted项目（部队钟表有4个值而不是5个程序“ multiclock_capture ” ） 。（使用V10 - 1 ）
错误： miscounted项目（部队钟表有4个值而不是5个程序“ allclock_capture ” ） 。（使用V10 - 2 ）
错误： miscounted项目（部队钟表有4个值而不是5个程序“ allclock_launch ” ） 。（使用V10 - 3 ）
错误： miscounted项目（部队钟表有4个值而不是5个程序“ allclock_launch_capture ” ） 。（使用V10 - 4 ）
错误：无法执行设计规则检查。（测试- 1311 ）谢谢您！
最好的问候

 
好吧...

1 。删除“ test_stil_multiclock_capture_procedures =真正的”从下面的。

test_default_delay = 0
test_default_bidir_delay = 0
test_default_strobe = 4
test_default_period = 10
test_stil_multiclock_capture_procedures =真实2 。也取代您的“ set_scan_configration ”如下：
set_scan_configration - chain_count 6 \
- add_lockup真正的\
- internal_clocks多\
- clock_mixing mix_clocks \
风格multiplexed_flip_flop

作为乌拉圭回合使用多个时钟和我们混合钟表才有意义添加拘留所。只是更换您的“ set_scan_configration ”上述开关。

3 。请。尝试设置下面的变量开始的时候
， 脚本
“一套test_fix_bus真正的”

和更新的结果。

ASIC的dft.com

 
很抱歉我用了几个小时完成工作。
错误依然存在...

========================================
测试模式： Internal_scan
观点：现有的DFT
========================================

========================================
所指定的用户
================================================================================
内置的insert_dft
========================================

Scan_path斯莱昂ScanDataIn ScanDataOut ScanEnable MasterClock SlaveClock
----------- ----- ----------- ----------- ----------- - ---------- -----------
一1 11501 test_si1 flash_a [ 20 ] test_se jtag_tck -
-时钟-
2 11500 test_si2 test_so2 test_se时钟-
本人3 11500 test_si3 test_so3 test_se时钟-
本人4 11500 test_si4 test_so4 test_se时钟-
老子5 11500 test_si5 test_so5 test_se时钟-
余6 11500 test_si6 test_so6 test_se时钟-
- jtag_tck -
- wb_clk_lower -

模式： Internal_scan ...

设计了扫描链在此模式
设计是扫描路由
后启用的DFT金

信息：从测试设计规则检查。（试验222 ）

载荷试验协议
基本检查... ...
...基本顺序细胞检查...
...检查载体规则...
错误：非法背景（程序“ multiclock_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 1 ）
错误：非法背景（程序“ allclock_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 2 ）
错误：非法背景（程序“ allclock_launch ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 3 ）
错误：非法背景（程序“ allclock_launch_capture ”遗失设计时钟“ data_source ”时钟参数） 。（ V8引擎- 4 ）
错误：非法背景（ measure_sco必须在最后一场比赛在程序“
Shift ”
键 ） 。（ V8引擎- 5 ）
错误： miscounted项目（部队钟表有4个值而不是5个程序“ multiclock_capture ” ） 。（使用V10 - 1 ）
错误： miscounted项目（部队钟表有4个值而不是5个程序“ allclock_capture ” ） 。（使用V10 - 2 ）
错误： miscounted项目（部队钟表有4个值而不是5个程序“ allclock_launch ” ） 。（使用V10 - 3 ）
错误： miscounted项目（部队钟表有4个值而不是5个程序“ allclock_launch_capture ” ） 。（使用V10 - 4 ）
错误：无法执行设计规则检查。（测试- 1311 ）

 
如果可能的话可以请您提供您的整个脚本来我的邮件编号？

sunilbudumuru （上） gmail.com

我会 建议的步骤
， 按部就班地处理这个问题。这样的问题都可以轻松处理。一个小小的失误可以发挥很大作用。

在此之前ü可以尝试这种流动。

请答以下。

这是试验准备的设计？

苏尼尔Budumuru时间在3小时后38分钟：亲爱的朋友，

ü可以尝试下面的流程。read_file格式DDC的映射/ compile_top.ddc

Current_design XXXXXX号
链接
compile_ultra - num_cpus 4扫描

create_port方向“中的”重置TEST_MODE ） （

Current_design XXXXXX号
链接
change_names规则的Verilog -详细层次
收件氟的Verilog -氢氧映射/ scan_replaced.v

＃ DFT的变量声明
设置test_default_period 10
设置test_default_bidir_delay 0
设置test_default_delay 0
设置test_default_min_fault_coverage 98
设置test_default_scan_style “ multiplexed_flip_flop ”
设置test_default_strobe 4
test_stil_multiclock_capture_procedures =真实

set_scan_configuration - chain_count 6 \
- add_lockup真正的\
- internal_clocks多\
- clock_mixing mix_clocks \
风格multiplexed_flip_flop

##############扫描路径#############

set_dft_signal视图规格\
- hookup_pin [ get_pins p0in_pad/DI ] \
端口[ get_ports Pin_PAD ] \
- hookup_sense non_inverted \
型ScanDataIn

set_dft_signal视图规格\
- hookup_pin [ get_pins p0out_pad/DO ] \
端口Pout_PAD \
- hookup_sense non_inverted \
型ScanDataOut

set_scan_path chain0视图规格\
- scan_data_in [ get_ports Pin_PAD ] \
- scan_data_out [ get_ports Pout_PAD ]set_dft_signal视图existing_dft型ScanClock定时（ 4.5 5.5 ）端口时钟
set_dft_signal视图existing_dft型ScanClock定时（ 4.5 5.5 ）端口wb_clk_lower
set_dft_signal视图existing_dft型复位积极0端口复位
set_dft_signal视图existing_dft型恒有源1端口TEST_MODE

set_dft_signal视图existing_dft \
端口[ get_ports [名单TEST_MODE ] ] \
- hookup_sense non_inverted \
型TestMode \
- active_state 1
set_dft_signal视图规格\
端口[ get_ports [名单TEST_MODE ] ] \
- hookup_sense non_inverted \
型TestMode \
- active_state 1＃自动

＃设置使用的信号
set_dft_signal型TestMode端口TEST_MODE
set_dft_signal型TestData端口时钟
set_dft_signal型TestData端口wb_clk_lower
set_dft_signal型TestData端口复位set_dft_configuration \
- fix_bidirectional禁用\
扫描使\
- fix_clock使\
- fix_set使\
- fix_reset启用

set_autofix_configuration型时钟\
- include_elements [ get_object_name [ all_registers ] ] \
法多工器\
- control_signal TEST_MODE \
- test_data wb_clk_lower

set_autofix_configuration型时钟\
- include_elements [ get_object_name [ all_registers ] ] \
法多工器\
- control_signal TEST_MODE \
- test_data时钟

set_autofix_configuration型重置\
法多工器\
- control_signal TEST_MODE \
- test_data重置

set_autofix_configuration型设置\
法多工器\
- control_signal TEST_MODE \
- test_data重置########测试协议创造######################
create_test_protocol - infer_clock - capture_procedure multi_clock

write_test_protocol出protocol.spf

dft_drc - pre_dft -详细“报告/ dftdrc_prescan.rpt

################预览密度泛函###########################
preview_dft - test_points所有“报告/ preview_dft_tp.rpt
preview_dft ，显示所有的“报告/ preview_dft_all.rpt

################ Stritch扫描细胞#################
insert_dft

＃ postscan刚果民主共和国
dft_drc -详细“报告/ dft_drc_postscan.rpt

＃输出的netlist
change_names规则的Verilog -详细层次
收件氟的Verilog -氢氧输出/ top_postscan.vs

write_scan_def邻vpc_top.def

＃覆盖
estimate_test_coverage样本99 “报告/ dft_coverage.rpt

请更新的结果。
ASIC的dft.com3分钟后添加：乌拉圭回合后做上述运行，时间从明年起， ü可以使用“ scan_replaced.v ”
为了避免您的汇编。

刚才宣读的扫描取代netlsit
， 做研发的。

 
如果ü要测试脚本是正确与否， ü可以使用一个小设计

这需要一点时间，和U可以看到rslt迅速

如果流量是正确的，也许是错误的乌拉圭回合的netlist的ü阅读
英寸 。

希望这对您有帮助

 
您好， sunilbudumuru

谢谢您。好消息！我已经完成了单时钟的DFT合成，和coverage_estimate结果如下。

现在我想多钟的DFT合成。

希望好消息了。

最好的问候！

Uncollapsed卡住故障总结报告
-----------------------------------------------
故障类代码＃故障
------------------------------ ---- ---------
检测DT公司1756859
可能检测印尼0
不可供128179
ATPG untestable 499 293
未检出钕463
-----------------------------------------------
总故障1885794
测试覆盖率99.96 ％
-----------------------------------------------
信息：测试覆盖上述可能是伪劣
比真正的考验覆盖定制
议定书和测试模拟图书馆。
111分钟之后加上：好消息了。
我已经完成了多钟的DFT合成。其结果表现为：Uncollapsed卡住故障总结报告
-----------------------------------------------
故障类代码＃故障
------------------------------ ---- ---------
检测DT公司1756683
印尼可能发现1
不可供128137
ATPG untestable 499 435
未检出钕514
-----------------------------------------------
总故障1885770
测试覆盖率99.95 ％
-----------------------------------------------
信息：测试覆盖上述可能是伪劣
比真正的考验覆盖定制
议定书和测试模拟图书馆。
1

最好的问候！

 
大Gaom ，让看看不用多钟。

ASIC的dft.com3分钟后添加：Ohh伟大Gaom ，

皮斯后脚本（单一和多重时钟）这里
， 我
已经 修改并提供给您。这可能是帮助他人。

ASIC的dft.com
苏尼尔budumuru

 
强大的DFT sctipts的苏尼尔budumuru 。

最好的问候！
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您好朋友，

它没有强大的...它的公正可行的脚本....

干杯，
ASIC的dft.com

 
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