Jun 28, 2011 #1 D david2006 Guest 当我使用DC合成一个顶级模块：模块的顶部（I2C_01H [1]，I2C_01H [3]，I2C_01H [2 ],...); ... endmodule合成后：模块变为：模块的顶部（端口1，端口2，端口3 ,...); ... endmodule DC，改变了前port_names！我想保留在合成前port_name ... ...所以，这将是方便的模拟。是否存在直流命令保存port_name？非常感谢你。
当我使用DC合成一个顶级模块：模块的顶部（I2C_01H [1]，I2C_01H [3]，I2C_01H [2 ],...); ... endmodule合成后：模块变为：模块的顶部（端口1，端口2，端口3 ,...); ... endmodule DC，改变了前port_names！我想保留在合成前port_name ... ...所以，这将是方便的模拟。是否存在直流命令保存port_name？非常感谢你。
Jun 28, 2011 #2 S stevepre Guest 问题是，您的顶部端口是一个矢量部分选择，这实际上是不以Verilog好。所以综合工具自动改变这是一个更加友好的格式。为什么你在第一个地方的端口呢？
