F
Felicia
Guest
Zdravím všechny,
Hledáme IC backend Enginners.V práci se sídlem v Singapuru.
Níže je uveden popis práce.
Máte-li zájem, zašlete prosím svůj životopis na aktualizované Felicia (at) uniconnect.com.sg.Oceňuji to.
Náplň práce:
Chcete-li připravit čisté SoC-list pro SoC Top-úrovni RTL pro uspořádání zahrnuje syntézu, Design Pro test vkládání, kontrola a formální verifikace Statické Časová analýza (STA) načasování uzavření.
Responsibilities:
• Odborné v Design Test (DFT) zajistit, aby se celý top-úrovni mohou být prováděny s 99% pokrytím zahrnující digitální i analogové části pomocí prohledávání vkládání, komprese a vytvářející na rychlostní zkoušce a všechny druhy BIST test vložení.
• Odborné nízkovýkonového Synthesis, STA / načasování uzavření a nízkovýkonového Rovnocennými kontrol v SoC.
• Práce s tělesným konstruktér pro tapeout IC.
Požadavky:
• magisterský / bakalářský diplom v oboru elektrotechnika / elektronika inženýrství s důrazem na IC design.
• minimálně 3 roky praxe.
• Odborné znalosti VHDL / Verilog a CAD nástrojů (Cadence a / nebo Synopsys).Low-Power SoC analýze proudění pomocí společného Power Formát.
• Zkušenosti v SoC s miliony brána s CMOS procesu od 90 do 45 a 32nm bude výhodou.
• Zkušenosti prostřednictvím IC životního cyklu, od jejího vzniku, návrh, verifikace, validace tapeout a křemíku.
• Schopnost pracovat v týmu se silnou jednotku vyniknout.
• Schopnost pracovat nezávisle na daném úkolu a tvrdě pracovat, aby mohl dokončit včas.
• Dobrá písemná a komunikační dovednosti.
Hledáme IC backend Enginners.V práci se sídlem v Singapuru.
Níže je uveden popis práce.
Máte-li zájem, zašlete prosím svůj životopis na aktualizované Felicia (at) uniconnect.com.sg.Oceňuji to.
Náplň práce:
Chcete-li připravit čisté SoC-list pro SoC Top-úrovni RTL pro uspořádání zahrnuje syntézu, Design Pro test vkládání, kontrola a formální verifikace Statické Časová analýza (STA) načasování uzavření.
Responsibilities:
• Odborné v Design Test (DFT) zajistit, aby se celý top-úrovni mohou být prováděny s 99% pokrytím zahrnující digitální i analogové části pomocí prohledávání vkládání, komprese a vytvářející na rychlostní zkoušce a všechny druhy BIST test vložení.
• Odborné nízkovýkonového Synthesis, STA / načasování uzavření a nízkovýkonového Rovnocennými kontrol v SoC.
• Práce s tělesným konstruktér pro tapeout IC.
Požadavky:
• magisterský / bakalářský diplom v oboru elektrotechnika / elektronika inženýrství s důrazem na IC design.
• minimálně 3 roky praxe.
• Odborné znalosti VHDL / Verilog a CAD nástrojů (Cadence a / nebo Synopsys).Low-Power SoC analýze proudění pomocí společného Power Formát.
• Zkušenosti v SoC s miliony brána s CMOS procesu od 90 do 45 a 32nm bude výhodou.
• Zkušenosti prostřednictvím IC životního cyklu, od jejího vzniku, návrh, verifikace, validace tapeout a křemíku.
• Schopnost pracovat v týmu se silnou jednotku vyniknout.
• Schopnost pracovat nezávisle na daném úkolu a tvrdě pracovat, aby mohl dokončit včas.
• Dobrá písemná a komunikační dovednosti.