Ku波段PLL

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zeshan102

Guest
我想设计一个Ku波段合成器什么是最好的拓扑结构为获得最佳的相位噪声是它可以使用sysnthesizer集成电路,然后用FET的乘数upconvvert多少更好的相位噪声REQ之前乘数我周围90 dBc的Ku波段在10 kHz。谢谢
 
我认为其集成的没有芯片的水平,我不是在设计集成电路。但u能解释什么ü意思集成芯片级
 
我的意思是,将ü UR锁相环集成电路已经存在于市场或U将设计UR自己的IC设计?
 
你在10 kHz的相位噪声将在很大程度上取决于您选择的环路滤波器的带宽。 Ku波段是12至18千兆赫,这是相当高的。乘以输出频率到12 GHz的不是这样去了,相位噪声会降低〜6%的2倍分贝(乘以16将花费你的相位噪声24分贝)。也许你可以使用外部VCO的鸿沟阶段后,之前的预分频器,RF频率下降到一个集成的锁相环将接受的范围。戴夫
 
我认为所有国家/模拟/ Perigrine上去〜6 GHz的左右。你可能想从赫梯部分来看待,他们可能是能够把一个离散的解决方案。这是一个具有挑战性的任务,以确保万无一失。戴夫
 
您好戴夫,你的意思是,在Ku波段的工程师应该设计分立的PLL使用的晶体管?
 
那么,Ku波段MMIC的东西开始发生,在输电线路,并在陶瓷基底上的一切。我会在基板上设计VCO的离散,并使用一个独立的预分频器,VCO输出的东西,一个多模分频器可以接受。标识是购买现成的,因为大量的工作,它可能需要建立一个更感兴趣。赫梯( http://www.hittite.com/index.cfm )有一定的适用部分,但他们只是首先浮现在脑海中。戴夫
 
您好; Zeshan102写道:[报价]无法打开该网站,这是正确的地址[/QUOTE]不过,我开在您的探险家website.Copy URL地址?。
 
人已经做了几十年的方式是在Ku波段的振荡器和someting像一个100 MHz的晶振驱动一个采样,并关闭采样器的输出循环。如今,你可以得到一个更高的XTAL驱动频率一样,也许250兆赫,给你多一点之前走样的调谐范围。这种电路的老学校的风格是很难被击败,因为RF相位采样固有相位噪声要低得多,比数字门。
 
在这些结构之间的相位噪声有显着差异:1)设计一个L波段PLL和乘以Ku波段或2)直接设计一个Ku波段PLL?我认为,第一个将在更好的相位噪声。难道不是吗?
 
我已经意识到使用Ku频段PLL hittte VCO HMC529LP5使用4针鸿沟锁定在约3千兆赫PLL芯片ADF4153。
 

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