LVS的问题

[khorlipmin]

我使用AMS HIT - KIT，我不知道这个问题是否是设计套件具体。我定义多个栅极晶体管在原理图和布局（条纹）。所以如果你观察它在网表，一个4门NMOS将与它相关的有M = 4.0。不过，我没有通过布局中提取此信息。它总是提取到所有M = 1.0，从而使我的LVS失败的四个晶体管。到目前为止，唯一的解决办法是改变M = 4.0和LVS将通过提取的网表。大的电路，这是令人沮丧的。任何想法什么我做错了什么？非常感谢。

 

[Fom]

你使用LVS工具（DIVA，德库拉口径）？对于德库拉应LVSCHK命令文件中的选项，使粉碎或unsmash并行设备。

 

[khorlipmin]

我使用DIVA。是否有类似的选项吗？我无法找到一个至今...也许我错过了吗？

 

[sankudey]

我使用的布局和原理图的Virtuoso原理图编辑器DIVA。这不会发生在我身上。我想在“设备属性”窗口（示意图）U将有一个参数即“无盖茨”。 ü有4。因此，为40um设备，它会自动将聘请10um的每4 MOS。 M = 4.0可能会误导。 U可以尝试一下。 sankudey

 

[Hughes]

您的divaLVS文件并没有一个金属氧化物半导体场效应晶体管的并行permute规则，或不处理参数“M”。请修改divaLVS.rul。

 

[khorlipmin]

由于我没有权限修改的文件，它意味着，唯一的选择，然后将修改布局网表？感谢休斯

 

[Hughes]

为什么不您有权限？如果它是由另一个用户拥有的，你可以做出它的一个副本，并修改副本。修改布局网表是不是一个好主意。

 

[Teddy]

我猜你应该尝试使用sakundey提出。我不知道如何AMS但有些PDK的需要特殊lauyer M> 1器件。我也建议看手册Ayour设计工具包和发送电子邮件到AMS - 它们通常是非常敏感。

 

[khorlipmin]

是的，是一个好主意，我希望他们能有所帮助。将现在联络队。

 

[calliste]

您好大家！我面临同样的问题与天后有关处理的M因子做任何人知道终于howw来解决这个问题呢？谢谢

 

[Teddy]

最简单的方法，以避免“M”的问题，是不是使用的多重性。台积电有时在PDK的类似问题。我建议使用“公交化”的代表，而不是。我的意思是这样的：PMOS1 [1:6]这意味着6倍相同的PMOS管并联 - 所以Wtot = 6X Wpmos此外，我相信AMS hitkits有一个特殊的LVS设置，使用 - 使用它们的文档。他们有一个蓝色的菜单按钮，您选择befor任何LVS的运行在MentorGraphics

 

[calliste]

您好泰迪！感谢您的回应。 “公交化”的代表性PMOS1 [1点06]你的意思是放置在原理图中的6晶体管并联？一个非常大的电路，这是不是很方便。 Doyou知道另一种方式更有效率？